forked from OSchip/llvm-project
[ARM GlobalISel] Add inst selector tests for G_FMA
We don't yet match all the patterns involving G_FMA. Add tests for some of the ones that we do match. llvm-svn: 322368
This commit is contained in:
Diana Picus
parent
2dc5405693
commit
cf044647c4
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@ -34,10 +34,19 @@
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define void @test_vnmuls_reassociate() #3 { ret void }
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define void @test_vnmuld() #3 { ret void }
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define void @test_vfnmas() #4 { ret void }
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define void @test_vfnmad() #4 { ret void }
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define void @test_vfmss() #4 { ret void }
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define void @test_vfmsd() #4 { ret void }
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define void @test_vfnmss() #4 { ret void }
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attributes #0 = { "target-features"="+v6" }
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attributes #1 = { "target-features"="-v6" }
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attributes #2 = { "target-features"="+v6t2" }
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attributes #3 = { "target-features"="+vfp2" }
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attributes #4 = { "target-features"="+vfp4" }
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...
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name: test_mla
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@ -961,3 +970,175 @@ body: |
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BX_RET 14, %noreg, implicit %d0
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; CHECK: BX_RET 14, %noreg, implicit %d0
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...
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name: test_vfnmas
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# CHECK-LABEL: name: test_vfnmas
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legalized: true
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regBankSelected: true
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selected: false
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# CHECK: selected: true
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registers:
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- { id: 0, class: fprb }
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- { id: 1, class: fprb }
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- { id: 2, class: fprb }
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||||
- { id: 3, class: fprb }
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||||
- { id: 4, class: fprb }
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body: |
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bb.0:
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liveins: %s0, %s1, %s2
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%0(s32) = COPY %s0
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%1(s32) = COPY %s1
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%2(s32) = COPY %s2
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; CHECK-DAG: [[VREGX:%[0-9]+]]:spr = COPY %s0
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; CHECK-DAG: [[VREGY:%[0-9]+]]:spr = COPY %s1
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; CHECK-DAG: [[VREGZ:%[0-9]+]]:spr = COPY %s2
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%3(s32) = G_FMA %0, %1, %2
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%4(s32) = G_FNEG %3
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; CHECK: [[VREGR:%[0-9]+]]:spr = VFNMAS [[VREGZ]], [[VREGX]], [[VREGY]], 14, %noreg
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%s0 = COPY %4(s32)
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; CHECK: %s0 = COPY [[VREGR]]
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BX_RET 14, %noreg, implicit %s0
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; CHECK: BX_RET 14, %noreg, implicit %s0
|
||||
...
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name: test_vfnmad
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# CHECK-LABEL: name: test_vfnmad
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legalized: true
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regBankSelected: true
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selected: false
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# CHECK: selected: true
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registers:
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- { id: 0, class: fprb }
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||||
- { id: 1, class: fprb }
|
||||
- { id: 2, class: fprb }
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||||
- { id: 3, class: fprb }
|
||||
- { id: 4, class: fprb }
|
||||
- { id: 5, class: fprb }
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body: |
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bb.0:
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liveins: %d0, %d1, %d2
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%0(s64) = COPY %d0
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%1(s64) = COPY %d1
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||||
%2(s64) = COPY %d2
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||||
; CHECK-DAG: [[VREGX:%[0-9]+]]:dpr = COPY %d0
|
||||
; CHECK-DAG: [[VREGY:%[0-9]+]]:dpr = COPY %d1
|
||||
; CHECK-DAG: [[VREGZ:%[0-9]+]]:dpr = COPY %d2
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%3(s64) = G_FNEG %0
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%4(s64) = G_FNEG %2
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%5(s64) = G_FMA %3, %1, %4
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; CHECK: [[VREGR:%[0-9]+]]:dpr = VFNMAD [[VREGZ]], [[VREGX]], [[VREGY]], 14, %noreg
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%d0 = COPY %5(s64)
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; CHECK: %d0 = COPY [[VREGR]]
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BX_RET 14, %noreg, implicit %d0
|
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; CHECK: BX_RET 14, %noreg, implicit %d0
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...
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---
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||||
name: test_vfmss
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# CHECK-LABEL: name: test_vfmss
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legalized: true
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||||
regBankSelected: true
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||||
selected: false
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# CHECK: selected: true
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registers:
|
||||
- { id: 0, class: fprb }
|
||||
- { id: 1, class: fprb }
|
||||
- { id: 2, class: fprb }
|
||||
- { id: 3, class: fprb }
|
||||
- { id: 4, class: fprb }
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body: |
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bb.0:
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liveins: %s0, %s1, %s2
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%0(s32) = COPY %s0
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||||
%1(s32) = COPY %s1
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||||
%2(s32) = COPY %s2
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||||
; CHECK-DAG: [[VREGX:%[0-9]+]]:spr = COPY %s0
|
||||
; CHECK-DAG: [[VREGY:%[0-9]+]]:spr = COPY %s1
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; CHECK-DAG: [[VREGZ:%[0-9]+]]:spr = COPY %s2
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%3(s32) = G_FNEG %0
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||||
%4(s32) = G_FMA %3, %1, %2
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||||
; CHECK: [[VREGR:%[0-9]+]]:spr = VFMSS [[VREGZ]], [[VREGX]], [[VREGY]], 14, %noreg
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||||
%s0 = COPY %4(s32)
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; CHECK: %s0 = COPY [[VREGR]]
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BX_RET 14, %noreg, implicit %s0
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; CHECK: BX_RET 14, %noreg, implicit %s0
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...
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---
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name: test_vfmsd
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# CHECK-LABEL: name: test_vfmsd
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legalized: true
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regBankSelected: true
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selected: false
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# CHECK: selected: true
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registers:
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- { id: 0, class: fprb }
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||||
- { id: 1, class: fprb }
|
||||
- { id: 2, class: fprb }
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||||
- { id: 3, class: fprb }
|
||||
- { id: 4, class: fprb }
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body: |
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bb.0:
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liveins: %d0, %d1, %d2
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%0(s64) = COPY %d0
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%1(s64) = COPY %d1
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%2(s64) = COPY %d2
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||||
; CHECK-DAG: [[VREGX:%[0-9]+]]:dpr = COPY %d0
|
||||
; CHECK-DAG: [[VREGY:%[0-9]+]]:dpr = COPY %d1
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||||
; CHECK-DAG: [[VREGZ:%[0-9]+]]:dpr = COPY %d2
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||||
%3(s64) = G_FNEG %1
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||||
%4(s64) = G_FMA %0, %3, %2
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||||
; CHECK: [[VREGR:%[0-9]+]]:dpr = VFMSD [[VREGZ]], [[VREGX]], [[VREGY]], 14, %noreg
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||||
%d0 = COPY %4(s64)
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; CHECK: %d0 = COPY [[VREGR]]
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BX_RET 14, %noreg, implicit %d0
|
||||
; CHECK: BX_RET 14, %noreg, implicit %d0
|
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...
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---
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||||
name: test_vfnmss
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# CHECK-LABEL: name: test_vfnmss
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||||
legalized: true
|
||||
regBankSelected: true
|
||||
selected: false
|
||||
# CHECK: selected: true
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registers:
|
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- { id: 0, class: fprb }
|
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- { id: 1, class: fprb }
|
||||
- { id: 2, class: fprb }
|
||||
- { id: 3, class: fprb }
|
||||
- { id: 4, class: fprb }
|
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body: |
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bb.0:
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liveins: %s0, %s1, %s2
|
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||||
%0(s32) = COPY %s0
|
||||
%1(s32) = COPY %s1
|
||||
%2(s32) = COPY %s2
|
||||
; CHECK-DAG: [[VREGX:%[0-9]+]]:spr = COPY %s0
|
||||
; CHECK-DAG: [[VREGY:%[0-9]+]]:spr = COPY %s1
|
||||
; CHECK-DAG: [[VREGZ:%[0-9]+]]:spr = COPY %s2
|
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%3(s32) = G_FNEG %2
|
||||
%4(s32) = G_FMA %0, %1, %3
|
||||
; CHECK: [[VREGR:%[0-9]+]]:spr = VFNMSS [[VREGZ]], [[VREGX]], [[VREGY]], 14, %noreg
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||||
%s0 = COPY %4(s32)
|
||||
; CHECK: %s0 = COPY [[VREGR]]
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||||
BX_RET 14, %noreg, implicit %s0
|
||||
; CHECK: BX_RET 14, %noreg, implicit %s0
|
||||
...
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@ -27,6 +27,9 @@
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define void @test_fneg_s32() #0 { ret void }
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define void @test_fneg_s64() #0 { ret void }
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define void @test_fma_s32() #4 { ret void }
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||||
define void @test_fma_s64() #4 { ret void }
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||||
define void @test_sub_s32() { ret void }
|
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define void @test_sub_imm_s32() { ret void }
|
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define void @test_sub_rev_imm_s32() { ret void }
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@ -70,6 +73,7 @@
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|||
attributes #1 = { "target-features"="+v6" }
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||||
attributes #2 = { "target-features"="+hwdiv-arm" }
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||||
attributes #3 = { "target-features"="+v6t2" }
|
||||
attributes #4 = { "target-features"="+vfp4,-neonfp" }
|
||||
...
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---
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||||
name: test_trunc_and_zext_s1
|
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@ -664,6 +668,74 @@ body: |
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; CHECK: BX_RET 14, %noreg, implicit %d0
|
||||
...
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||||
name: test_fma_s32
|
||||
# CHECK-LABEL: name: test_fma_s32
|
||||
legalized: true
|
||||
regBankSelected: true
|
||||
selected: false
|
||||
# CHECK: selected: true
|
||||
registers:
|
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- { id: 0, class: fprb }
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- { id: 1, class: fprb }
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||||
- { id: 2, class: fprb }
|
||||
- { id: 3, class: fprb }
|
||||
body: |
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||||
bb.0:
|
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liveins: %s0, %s1, %s2
|
||||
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||||
%0(s32) = COPY %s0
|
||||
; CHECK: [[VREGX:%[0-9]+]]:spr = COPY %s0
|
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||||
%1(s32) = COPY %s1
|
||||
; CHECK: [[VREGY:%[0-9]+]]:spr = COPY %s1
|
||||
|
||||
%2(s32) = COPY %s2
|
||||
; CHECK: [[VREGZ:%[0-9]+]]:spr = COPY %s2
|
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||||
%3(s32) = G_FMA %0, %1, %2
|
||||
; CHECK: [[VREGR:%[0-9]+]]:spr = VFMAS [[VREGZ]], [[VREGX]], [[VREGY]], 14, %noreg
|
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||||
%s0 = COPY %3(s32)
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; CHECK: %s0 = COPY [[VREGR]]
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BX_RET 14, %noreg, implicit %s0
|
||||
; CHECK: BX_RET 14, %noreg, implicit %s0
|
||||
...
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name: test_fma_s64
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# CHECK-LABEL: name: test_fma_s64
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legalized: true
|
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regBankSelected: true
|
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selected: false
|
||||
# CHECK: selected: true
|
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registers:
|
||||
- { id: 0, class: fprb }
|
||||
- { id: 1, class: fprb }
|
||||
- { id: 2, class: fprb }
|
||||
- { id: 3, class: fprb }
|
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body: |
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bb.0:
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liveins: %d0, %d1, %d2
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%0(s64) = COPY %d0
|
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; CHECK: [[VREGX:%[0-9]+]]:dpr = COPY %d0
|
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||||
%1(s64) = COPY %d1
|
||||
; CHECK: [[VREGY:%[0-9]+]]:dpr = COPY %d1
|
||||
|
||||
%2(s64) = COPY %d2
|
||||
; CHECK: [[VREGZ:%[0-9]+]]:dpr = COPY %d2
|
||||
|
||||
%3(s64) = G_FMA %0, %1, %2
|
||||
; CHECK: [[VREGR:%[0-9]+]]:dpr = VFMAD [[VREGZ]], [[VREGX]], [[VREGY]], 14, %noreg
|
||||
|
||||
%d0 = COPY %3(s64)
|
||||
; CHECK: %d0 = COPY [[VREGR]]
|
||||
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||||
BX_RET 14, %noreg, implicit %d0
|
||||
; CHECK: BX_RET 14, %noreg, implicit %d0
|
||||
...
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---
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||||
name: test_sub_s32
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# CHECK-LABEL: name: test_sub_s32
|
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legalized: true
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