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[RISCV] Expand scalable vector bswap. Fix crash for bitreverse.
Fix LegalizeVectorOps to not try shuffle or unrolling expansions for scalable vectors. Differential Revision: https://reviews.llvm.org/D112236
This commit is contained in:
Craig Topper
parent
1a605f395f
commit
ada5458521
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@ -1095,6 +1095,10 @@ static void createBSWAPShuffleMask(EVT VT, SmallVectorImpl<int> &ShuffleMask) {
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SDValue VectorLegalizer::ExpandBSWAP(SDNode *Node) {
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||||
EVT VT = Node->getValueType(0);
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// Scalable vectors can't use shuffle expansion.
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if (VT.isScalableVector())
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return TLI.expandBSWAP(Node, DAG);
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// Generate a byte wise shuffle mask for the BSWAP.
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SmallVector<int, 16> ShuffleMask;
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createBSWAPShuffleMask(VT, ShuffleMask);
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@ -1124,6 +1128,12 @@ void VectorLegalizer::ExpandBITREVERSE(SDNode *Node,
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SmallVectorImpl<SDValue> &Results) {
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||||
EVT VT = Node->getValueType(0);
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||||
// We can't unroll or use shuffles for scalable vectors.
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||||
if (VT.isScalableVector()) {
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Results.push_back(TLI.expandBITREVERSE(Node, DAG));
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return;
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}
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// If we have the scalar operation, it's probably cheaper to unroll it.
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if (TLI.isOperationLegalOrCustom(ISD::BITREVERSE, VT.getScalarType())) {
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SDValue Tmp = DAG.UnrollVectorOp(Node);
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@ -545,6 +545,8 @@ RISCVTargetLowering::RISCVTargetLowering(const TargetMachine &TM,
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setOperationAction(ISD::CTLZ, VT, Expand);
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setOperationAction(ISD::CTPOP, VT, Expand);
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setOperationAction(ISD::BSWAP, VT, Expand);
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// Custom-lower extensions and truncations from/to mask types.
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setOperationAction(ISD::ANY_EXTEND, VT, Custom);
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setOperationAction(ISD::SIGN_EXTEND, VT, Custom);
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File diff suppressed because it is too large
Load Diff
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@ -0,0 +1,670 @@
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; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
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||||
; RUN: llc -mtriple=riscv32 -mattr=+experimental-v -verify-machineinstrs < %s | FileCheck %s --check-prefixes=CHECK,RV32
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||||
; RUN: llc -mtriple=riscv64 -mattr=+experimental-v -verify-machineinstrs < %s | FileCheck %s --check-prefixes=CHECK,RV64
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||||
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||||
define <vscale x 1 x i16> @bswap_nxv1i16(<vscale x 1 x i16> %va) {
|
||||
; CHECK-LABEL: bswap_nxv1i16:
|
||||
; CHECK: # %bb.0:
|
||||
; CHECK-NEXT: vsetvli a0, zero, e16, mf4, ta, mu
|
||||
; CHECK-NEXT: vsrl.vi v9, v8, 8
|
||||
; CHECK-NEXT: vsll.vi v8, v8, 8
|
||||
; CHECK-NEXT: vor.vv v8, v8, v9
|
||||
; CHECK-NEXT: ret
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||||
%a = call <vscale x 1 x i16> @llvm.bswap.nxv1i16(<vscale x 1 x i16> %va)
|
||||
ret <vscale x 1 x i16> %a
|
||||
}
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||||
declare <vscale x 1 x i16> @llvm.bswap.nxv1i16(<vscale x 1 x i16>)
|
||||
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||||
define <vscale x 2 x i16> @bswap_nxv2i16(<vscale x 2 x i16> %va) {
|
||||
; CHECK-LABEL: bswap_nxv2i16:
|
||||
; CHECK: # %bb.0:
|
||||
; CHECK-NEXT: vsetvli a0, zero, e16, mf2, ta, mu
|
||||
; CHECK-NEXT: vsrl.vi v9, v8, 8
|
||||
; CHECK-NEXT: vsll.vi v8, v8, 8
|
||||
; CHECK-NEXT: vor.vv v8, v8, v9
|
||||
; CHECK-NEXT: ret
|
||||
%a = call <vscale x 2 x i16> @llvm.bswap.nxv2i16(<vscale x 2 x i16> %va)
|
||||
ret <vscale x 2 x i16> %a
|
||||
}
|
||||
declare <vscale x 2 x i16> @llvm.bswap.nxv2i16(<vscale x 2 x i16>)
|
||||
|
||||
define <vscale x 4 x i16> @bswap_nxv4i16(<vscale x 4 x i16> %va) {
|
||||
; CHECK-LABEL: bswap_nxv4i16:
|
||||
; CHECK: # %bb.0:
|
||||
; CHECK-NEXT: vsetvli a0, zero, e16, m1, ta, mu
|
||||
; CHECK-NEXT: vsrl.vi v9, v8, 8
|
||||
; CHECK-NEXT: vsll.vi v8, v8, 8
|
||||
; CHECK-NEXT: vor.vv v8, v8, v9
|
||||
; CHECK-NEXT: ret
|
||||
%a = call <vscale x 4 x i16> @llvm.bswap.nxv4i16(<vscale x 4 x i16> %va)
|
||||
ret <vscale x 4 x i16> %a
|
||||
}
|
||||
declare <vscale x 4 x i16> @llvm.bswap.nxv4i16(<vscale x 4 x i16>)
|
||||
|
||||
define <vscale x 8 x i16> @bswap_nxv8i16(<vscale x 8 x i16> %va) {
|
||||
; CHECK-LABEL: bswap_nxv8i16:
|
||||
; CHECK: # %bb.0:
|
||||
; CHECK-NEXT: vsetvli a0, zero, e16, m2, ta, mu
|
||||
; CHECK-NEXT: vsrl.vi v10, v8, 8
|
||||
; CHECK-NEXT: vsll.vi v8, v8, 8
|
||||
; CHECK-NEXT: vor.vv v8, v8, v10
|
||||
; CHECK-NEXT: ret
|
||||
%a = call <vscale x 8 x i16> @llvm.bswap.nxv8i16(<vscale x 8 x i16> %va)
|
||||
ret <vscale x 8 x i16> %a
|
||||
}
|
||||
declare <vscale x 8 x i16> @llvm.bswap.nxv8i16(<vscale x 8 x i16>)
|
||||
|
||||
define <vscale x 16 x i16> @bswap_nxv16i16(<vscale x 16 x i16> %va) {
|
||||
; CHECK-LABEL: bswap_nxv16i16:
|
||||
; CHECK: # %bb.0:
|
||||
; CHECK-NEXT: vsetvli a0, zero, e16, m4, ta, mu
|
||||
; CHECK-NEXT: vsrl.vi v12, v8, 8
|
||||
; CHECK-NEXT: vsll.vi v8, v8, 8
|
||||
; CHECK-NEXT: vor.vv v8, v8, v12
|
||||
; CHECK-NEXT: ret
|
||||
%a = call <vscale x 16 x i16> @llvm.bswap.nxv16i16(<vscale x 16 x i16> %va)
|
||||
ret <vscale x 16 x i16> %a
|
||||
}
|
||||
declare <vscale x 16 x i16> @llvm.bswap.nxv16i16(<vscale x 16 x i16>)
|
||||
|
||||
define <vscale x 32 x i16> @bswap_nxv32i16(<vscale x 32 x i16> %va) {
|
||||
; CHECK-LABEL: bswap_nxv32i16:
|
||||
; CHECK: # %bb.0:
|
||||
; CHECK-NEXT: vsetvli a0, zero, e16, m8, ta, mu
|
||||
; CHECK-NEXT: vsrl.vi v16, v8, 8
|
||||
; CHECK-NEXT: vsll.vi v8, v8, 8
|
||||
; CHECK-NEXT: vor.vv v8, v8, v16
|
||||
; CHECK-NEXT: ret
|
||||
%a = call <vscale x 32 x i16> @llvm.bswap.nxv32i16(<vscale x 32 x i16> %va)
|
||||
ret <vscale x 32 x i16> %a
|
||||
}
|
||||
declare <vscale x 32 x i16> @llvm.bswap.nxv32i16(<vscale x 32 x i16>)
|
||||
|
||||
define <vscale x 1 x i32> @bswap_nxv1i32(<vscale x 1 x i32> %va) {
|
||||
; RV32-LABEL: bswap_nxv1i32:
|
||||
; RV32: # %bb.0:
|
||||
; RV32-NEXT: vsetvli a0, zero, e32, mf2, ta, mu
|
||||
; RV32-NEXT: vsrl.vi v9, v8, 8
|
||||
; RV32-NEXT: lui a0, 16
|
||||
; RV32-NEXT: addi a0, a0, -256
|
||||
; RV32-NEXT: vand.vx v9, v9, a0
|
||||
; RV32-NEXT: vsrl.vi v10, v8, 24
|
||||
; RV32-NEXT: vor.vv v9, v9, v10
|
||||
; RV32-NEXT: vsll.vi v10, v8, 8
|
||||
; RV32-NEXT: lui a0, 4080
|
||||
; RV32-NEXT: vand.vx v10, v10, a0
|
||||
; RV32-NEXT: vsll.vi v8, v8, 24
|
||||
; RV32-NEXT: vor.vv v8, v8, v10
|
||||
; RV32-NEXT: vor.vv v8, v8, v9
|
||||
; RV32-NEXT: ret
|
||||
;
|
||||
; RV64-LABEL: bswap_nxv1i32:
|
||||
; RV64: # %bb.0:
|
||||
; RV64-NEXT: vsetvli a0, zero, e32, mf2, ta, mu
|
||||
; RV64-NEXT: vsrl.vi v9, v8, 8
|
||||
; RV64-NEXT: lui a0, 16
|
||||
; RV64-NEXT: addiw a0, a0, -256
|
||||
; RV64-NEXT: vand.vx v9, v9, a0
|
||||
; RV64-NEXT: vsrl.vi v10, v8, 24
|
||||
; RV64-NEXT: vor.vv v9, v9, v10
|
||||
; RV64-NEXT: vsll.vi v10, v8, 8
|
||||
; RV64-NEXT: lui a0, 4080
|
||||
; RV64-NEXT: vand.vx v10, v10, a0
|
||||
; RV64-NEXT: vsll.vi v8, v8, 24
|
||||
; RV64-NEXT: vor.vv v8, v8, v10
|
||||
; RV64-NEXT: vor.vv v8, v8, v9
|
||||
; RV64-NEXT: ret
|
||||
%a = call <vscale x 1 x i32> @llvm.bswap.nxv1i32(<vscale x 1 x i32> %va)
|
||||
ret <vscale x 1 x i32> %a
|
||||
}
|
||||
declare <vscale x 1 x i32> @llvm.bswap.nxv1i32(<vscale x 1 x i32>)
|
||||
|
||||
define <vscale x 2 x i32> @bswap_nxv2i32(<vscale x 2 x i32> %va) {
|
||||
; RV32-LABEL: bswap_nxv2i32:
|
||||
; RV32: # %bb.0:
|
||||
; RV32-NEXT: vsetvli a0, zero, e32, m1, ta, mu
|
||||
; RV32-NEXT: vsrl.vi v9, v8, 8
|
||||
; RV32-NEXT: lui a0, 16
|
||||
; RV32-NEXT: addi a0, a0, -256
|
||||
; RV32-NEXT: vand.vx v9, v9, a0
|
||||
; RV32-NEXT: vsrl.vi v10, v8, 24
|
||||
; RV32-NEXT: vor.vv v9, v9, v10
|
||||
; RV32-NEXT: vsll.vi v10, v8, 8
|
||||
; RV32-NEXT: lui a0, 4080
|
||||
; RV32-NEXT: vand.vx v10, v10, a0
|
||||
; RV32-NEXT: vsll.vi v8, v8, 24
|
||||
; RV32-NEXT: vor.vv v8, v8, v10
|
||||
; RV32-NEXT: vor.vv v8, v8, v9
|
||||
; RV32-NEXT: ret
|
||||
;
|
||||
; RV64-LABEL: bswap_nxv2i32:
|
||||
; RV64: # %bb.0:
|
||||
; RV64-NEXT: vsetvli a0, zero, e32, m1, ta, mu
|
||||
; RV64-NEXT: vsrl.vi v9, v8, 8
|
||||
; RV64-NEXT: lui a0, 16
|
||||
; RV64-NEXT: addiw a0, a0, -256
|
||||
; RV64-NEXT: vand.vx v9, v9, a0
|
||||
; RV64-NEXT: vsrl.vi v10, v8, 24
|
||||
; RV64-NEXT: vor.vv v9, v9, v10
|
||||
; RV64-NEXT: vsll.vi v10, v8, 8
|
||||
; RV64-NEXT: lui a0, 4080
|
||||
; RV64-NEXT: vand.vx v10, v10, a0
|
||||
; RV64-NEXT: vsll.vi v8, v8, 24
|
||||
; RV64-NEXT: vor.vv v8, v8, v10
|
||||
; RV64-NEXT: vor.vv v8, v8, v9
|
||||
; RV64-NEXT: ret
|
||||
%a = call <vscale x 2 x i32> @llvm.bswap.nxv2i32(<vscale x 2 x i32> %va)
|
||||
ret <vscale x 2 x i32> %a
|
||||
}
|
||||
declare <vscale x 2 x i32> @llvm.bswap.nxv2i32(<vscale x 2 x i32>)
|
||||
|
||||
define <vscale x 4 x i32> @bswap_nxv4i32(<vscale x 4 x i32> %va) {
|
||||
; RV32-LABEL: bswap_nxv4i32:
|
||||
; RV32: # %bb.0:
|
||||
; RV32-NEXT: vsetvli a0, zero, e32, m2, ta, mu
|
||||
; RV32-NEXT: vsrl.vi v10, v8, 8
|
||||
; RV32-NEXT: lui a0, 16
|
||||
; RV32-NEXT: addi a0, a0, -256
|
||||
; RV32-NEXT: vand.vx v10, v10, a0
|
||||
; RV32-NEXT: vsrl.vi v12, v8, 24
|
||||
; RV32-NEXT: vor.vv v10, v10, v12
|
||||
; RV32-NEXT: vsll.vi v12, v8, 8
|
||||
; RV32-NEXT: lui a0, 4080
|
||||
; RV32-NEXT: vand.vx v12, v12, a0
|
||||
; RV32-NEXT: vsll.vi v8, v8, 24
|
||||
; RV32-NEXT: vor.vv v8, v8, v12
|
||||
; RV32-NEXT: vor.vv v8, v8, v10
|
||||
; RV32-NEXT: ret
|
||||
;
|
||||
; RV64-LABEL: bswap_nxv4i32:
|
||||
; RV64: # %bb.0:
|
||||
; RV64-NEXT: vsetvli a0, zero, e32, m2, ta, mu
|
||||
; RV64-NEXT: vsrl.vi v10, v8, 8
|
||||
; RV64-NEXT: lui a0, 16
|
||||
; RV64-NEXT: addiw a0, a0, -256
|
||||
; RV64-NEXT: vand.vx v10, v10, a0
|
||||
; RV64-NEXT: vsrl.vi v12, v8, 24
|
||||
; RV64-NEXT: vor.vv v10, v10, v12
|
||||
; RV64-NEXT: vsll.vi v12, v8, 8
|
||||
; RV64-NEXT: lui a0, 4080
|
||||
; RV64-NEXT: vand.vx v12, v12, a0
|
||||
; RV64-NEXT: vsll.vi v8, v8, 24
|
||||
; RV64-NEXT: vor.vv v8, v8, v12
|
||||
; RV64-NEXT: vor.vv v8, v8, v10
|
||||
; RV64-NEXT: ret
|
||||
%a = call <vscale x 4 x i32> @llvm.bswap.nxv4i32(<vscale x 4 x i32> %va)
|
||||
ret <vscale x 4 x i32> %a
|
||||
}
|
||||
declare <vscale x 4 x i32> @llvm.bswap.nxv4i32(<vscale x 4 x i32>)
|
||||
|
||||
define <vscale x 8 x i32> @bswap_nxv8i32(<vscale x 8 x i32> %va) {
|
||||
; RV32-LABEL: bswap_nxv8i32:
|
||||
; RV32: # %bb.0:
|
||||
; RV32-NEXT: vsetvli a0, zero, e32, m4, ta, mu
|
||||
; RV32-NEXT: vsrl.vi v12, v8, 8
|
||||
; RV32-NEXT: lui a0, 16
|
||||
; RV32-NEXT: addi a0, a0, -256
|
||||
; RV32-NEXT: vand.vx v12, v12, a0
|
||||
; RV32-NEXT: vsrl.vi v16, v8, 24
|
||||
; RV32-NEXT: vor.vv v12, v12, v16
|
||||
; RV32-NEXT: vsll.vi v16, v8, 8
|
||||
; RV32-NEXT: lui a0, 4080
|
||||
; RV32-NEXT: vand.vx v16, v16, a0
|
||||
; RV32-NEXT: vsll.vi v8, v8, 24
|
||||
; RV32-NEXT: vor.vv v8, v8, v16
|
||||
; RV32-NEXT: vor.vv v8, v8, v12
|
||||
; RV32-NEXT: ret
|
||||
;
|
||||
; RV64-LABEL: bswap_nxv8i32:
|
||||
; RV64: # %bb.0:
|
||||
; RV64-NEXT: vsetvli a0, zero, e32, m4, ta, mu
|
||||
; RV64-NEXT: vsrl.vi v12, v8, 8
|
||||
; RV64-NEXT: lui a0, 16
|
||||
; RV64-NEXT: addiw a0, a0, -256
|
||||
; RV64-NEXT: vand.vx v12, v12, a0
|
||||
; RV64-NEXT: vsrl.vi v16, v8, 24
|
||||
; RV64-NEXT: vor.vv v12, v12, v16
|
||||
; RV64-NEXT: vsll.vi v16, v8, 8
|
||||
; RV64-NEXT: lui a0, 4080
|
||||
; RV64-NEXT: vand.vx v16, v16, a0
|
||||
; RV64-NEXT: vsll.vi v8, v8, 24
|
||||
; RV64-NEXT: vor.vv v8, v8, v16
|
||||
; RV64-NEXT: vor.vv v8, v8, v12
|
||||
; RV64-NEXT: ret
|
||||
%a = call <vscale x 8 x i32> @llvm.bswap.nxv8i32(<vscale x 8 x i32> %va)
|
||||
ret <vscale x 8 x i32> %a
|
||||
}
|
||||
declare <vscale x 8 x i32> @llvm.bswap.nxv8i32(<vscale x 8 x i32>)
|
||||
|
||||
define <vscale x 16 x i32> @bswap_nxv16i32(<vscale x 16 x i32> %va) {
|
||||
; RV32-LABEL: bswap_nxv16i32:
|
||||
; RV32: # %bb.0:
|
||||
; RV32-NEXT: vsetvli a0, zero, e32, m8, ta, mu
|
||||
; RV32-NEXT: vsrl.vi v16, v8, 8
|
||||
; RV32-NEXT: lui a0, 16
|
||||
; RV32-NEXT: addi a0, a0, -256
|
||||
; RV32-NEXT: vand.vx v16, v16, a0
|
||||
; RV32-NEXT: vsrl.vi v24, v8, 24
|
||||
; RV32-NEXT: vor.vv v16, v16, v24
|
||||
; RV32-NEXT: vsll.vi v24, v8, 8
|
||||
; RV32-NEXT: lui a0, 4080
|
||||
; RV32-NEXT: vand.vx v24, v24, a0
|
||||
; RV32-NEXT: vsll.vi v8, v8, 24
|
||||
; RV32-NEXT: vor.vv v8, v8, v24
|
||||
; RV32-NEXT: vor.vv v8, v8, v16
|
||||
; RV32-NEXT: ret
|
||||
;
|
||||
; RV64-LABEL: bswap_nxv16i32:
|
||||
; RV64: # %bb.0:
|
||||
; RV64-NEXT: vsetvli a0, zero, e32, m8, ta, mu
|
||||
; RV64-NEXT: vsrl.vi v16, v8, 8
|
||||
; RV64-NEXT: lui a0, 16
|
||||
; RV64-NEXT: addiw a0, a0, -256
|
||||
; RV64-NEXT: vand.vx v16, v16, a0
|
||||
; RV64-NEXT: vsrl.vi v24, v8, 24
|
||||
; RV64-NEXT: vor.vv v16, v16, v24
|
||||
; RV64-NEXT: vsll.vi v24, v8, 8
|
||||
; RV64-NEXT: lui a0, 4080
|
||||
; RV64-NEXT: vand.vx v24, v24, a0
|
||||
; RV64-NEXT: vsll.vi v8, v8, 24
|
||||
; RV64-NEXT: vor.vv v8, v8, v24
|
||||
; RV64-NEXT: vor.vv v8, v8, v16
|
||||
; RV64-NEXT: ret
|
||||
%a = call <vscale x 16 x i32> @llvm.bswap.nxv16i32(<vscale x 16 x i32> %va)
|
||||
ret <vscale x 16 x i32> %a
|
||||
}
|
||||
declare <vscale x 16 x i32> @llvm.bswap.nxv16i32(<vscale x 16 x i32>)
|
||||
|
||||
define <vscale x 1 x i64> @bswap_nxv1i64(<vscale x 1 x i64> %va) {
|
||||
; RV32-LABEL: bswap_nxv1i64:
|
||||
; RV32: # %bb.0:
|
||||
; RV32-NEXT: addi sp, sp, -16
|
||||
; RV32-NEXT: .cfi_def_cfa_offset 16
|
||||
; RV32-NEXT: sw zero, 12(sp)
|
||||
; RV32-NEXT: lui a0, 1044480
|
||||
; RV32-NEXT: sw a0, 8(sp)
|
||||
; RV32-NEXT: lui a0, 4080
|
||||
; RV32-NEXT: sw a0, 12(sp)
|
||||
; RV32-NEXT: sw zero, 8(sp)
|
||||
; RV32-NEXT: addi a1, zero, 255
|
||||
; RV32-NEXT: sw a1, 12(sp)
|
||||
; RV32-NEXT: lui a1, 16
|
||||
; RV32-NEXT: addi a1, a1, -256
|
||||
; RV32-NEXT: sw a1, 12(sp)
|
||||
; RV32-NEXT: addi a2, zero, 56
|
||||
; RV32-NEXT: vsetvli a3, zero, e64, m1, ta, mu
|
||||
; RV32-NEXT: vsrl.vx v9, v8, a2
|
||||
; RV32-NEXT: addi a3, zero, 40
|
||||
; RV32-NEXT: vsrl.vx v10, v8, a3
|
||||
; RV32-NEXT: vand.vx v10, v10, a1
|
||||
; RV32-NEXT: vor.vv v9, v10, v9
|
||||
; RV32-NEXT: addi a1, sp, 8
|
||||
; RV32-NEXT: vlse64.v v10, (a1), zero
|
||||
; RV32-NEXT: vsrl.vi v11, v8, 24
|
||||
; RV32-NEXT: vand.vx v11, v11, a0
|
||||
; RV32-NEXT: vsrl.vi v12, v8, 8
|
||||
; RV32-NEXT: vand.vv v10, v12, v10
|
||||
; RV32-NEXT: vor.vv v10, v10, v11
|
||||
; RV32-NEXT: addi a0, sp, 8
|
||||
; RV32-NEXT: vlse64.v v11, (a0), zero
|
||||
; RV32-NEXT: vor.vv v9, v10, v9
|
||||
; RV32-NEXT: vsll.vx v10, v8, a2
|
||||
; RV32-NEXT: vsll.vx v12, v8, a3
|
||||
; RV32-NEXT: vand.vv v11, v12, v11
|
||||
; RV32-NEXT: addi a0, sp, 8
|
||||
; RV32-NEXT: vlse64.v v12, (a0), zero
|
||||
; RV32-NEXT: vor.vv v10, v10, v11
|
||||
; RV32-NEXT: addi a0, sp, 8
|
||||
; RV32-NEXT: vlse64.v v11, (a0), zero
|
||||
; RV32-NEXT: vsll.vi v13, v8, 8
|
||||
; RV32-NEXT: vand.vv v12, v13, v12
|
||||
; RV32-NEXT: vsll.vi v8, v8, 24
|
||||
; RV32-NEXT: vand.vv v8, v8, v11
|
||||
; RV32-NEXT: vor.vv v8, v8, v12
|
||||
; RV32-NEXT: vor.vv v8, v10, v8
|
||||
; RV32-NEXT: vor.vv v8, v8, v9
|
||||
; RV32-NEXT: addi sp, sp, 16
|
||||
; RV32-NEXT: ret
|
||||
;
|
||||
; RV64-LABEL: bswap_nxv1i64:
|
||||
; RV64: # %bb.0:
|
||||
; RV64-NEXT: addi a0, zero, 56
|
||||
; RV64-NEXT: vsetvli a1, zero, e64, m1, ta, mu
|
||||
; RV64-NEXT: vsrl.vx v9, v8, a0
|
||||
; RV64-NEXT: addi a1, zero, 40
|
||||
; RV64-NEXT: vsrl.vx v10, v8, a1
|
||||
; RV64-NEXT: lui a2, 16
|
||||
; RV64-NEXT: addiw a2, a2, -256
|
||||
; RV64-NEXT: vand.vx v10, v10, a2
|
||||
; RV64-NEXT: vor.vv v9, v10, v9
|
||||
; RV64-NEXT: vsrl.vi v10, v8, 24
|
||||
; RV64-NEXT: lui a2, 4080
|
||||
; RV64-NEXT: vand.vx v10, v10, a2
|
||||
; RV64-NEXT: vsrl.vi v11, v8, 8
|
||||
; RV64-NEXT: addi a2, zero, 255
|
||||
; RV64-NEXT: slli a3, a2, 24
|
||||
; RV64-NEXT: vand.vx v11, v11, a3
|
||||
; RV64-NEXT: vor.vv v10, v11, v10
|
||||
; RV64-NEXT: vor.vv v9, v10, v9
|
||||
; RV64-NEXT: vsll.vi v10, v8, 8
|
||||
; RV64-NEXT: slli a3, a2, 32
|
||||
; RV64-NEXT: vand.vx v10, v10, a3
|
||||
; RV64-NEXT: vsll.vi v11, v8, 24
|
||||
; RV64-NEXT: slli a3, a2, 40
|
||||
; RV64-NEXT: vand.vx v11, v11, a3
|
||||
; RV64-NEXT: vor.vv v10, v11, v10
|
||||
; RV64-NEXT: vsll.vx v11, v8, a0
|
||||
; RV64-NEXT: vsll.vx v8, v8, a1
|
||||
; RV64-NEXT: slli a0, a2, 48
|
||||
; RV64-NEXT: vand.vx v8, v8, a0
|
||||
; RV64-NEXT: vor.vv v8, v11, v8
|
||||
; RV64-NEXT: vor.vv v8, v8, v10
|
||||
; RV64-NEXT: vor.vv v8, v8, v9
|
||||
; RV64-NEXT: ret
|
||||
%a = call <vscale x 1 x i64> @llvm.bswap.nxv1i64(<vscale x 1 x i64> %va)
|
||||
ret <vscale x 1 x i64> %a
|
||||
}
|
||||
declare <vscale x 1 x i64> @llvm.bswap.nxv1i64(<vscale x 1 x i64>)
|
||||
|
||||
define <vscale x 2 x i64> @bswap_nxv2i64(<vscale x 2 x i64> %va) {
|
||||
; RV32-LABEL: bswap_nxv2i64:
|
||||
; RV32: # %bb.0:
|
||||
; RV32-NEXT: addi sp, sp, -16
|
||||
; RV32-NEXT: .cfi_def_cfa_offset 16
|
||||
; RV32-NEXT: sw zero, 12(sp)
|
||||
; RV32-NEXT: lui a0, 1044480
|
||||
; RV32-NEXT: sw a0, 8(sp)
|
||||
; RV32-NEXT: lui a0, 4080
|
||||
; RV32-NEXT: sw a0, 12(sp)
|
||||
; RV32-NEXT: sw zero, 8(sp)
|
||||
; RV32-NEXT: addi a1, zero, 255
|
||||
; RV32-NEXT: sw a1, 12(sp)
|
||||
; RV32-NEXT: lui a1, 16
|
||||
; RV32-NEXT: addi a1, a1, -256
|
||||
; RV32-NEXT: sw a1, 12(sp)
|
||||
; RV32-NEXT: addi a2, zero, 56
|
||||
; RV32-NEXT: vsetvli a3, zero, e64, m2, ta, mu
|
||||
; RV32-NEXT: vsrl.vx v10, v8, a2
|
||||
; RV32-NEXT: addi a3, zero, 40
|
||||
; RV32-NEXT: vsrl.vx v12, v8, a3
|
||||
; RV32-NEXT: vand.vx v12, v12, a1
|
||||
; RV32-NEXT: vor.vv v10, v12, v10
|
||||
; RV32-NEXT: addi a1, sp, 8
|
||||
; RV32-NEXT: vlse64.v v12, (a1), zero
|
||||
; RV32-NEXT: vsrl.vi v14, v8, 24
|
||||
; RV32-NEXT: vand.vx v14, v14, a0
|
||||
; RV32-NEXT: vsrl.vi v16, v8, 8
|
||||
; RV32-NEXT: vand.vv v12, v16, v12
|
||||
; RV32-NEXT: vor.vv v12, v12, v14
|
||||
; RV32-NEXT: addi a0, sp, 8
|
||||
; RV32-NEXT: vlse64.v v14, (a0), zero
|
||||
; RV32-NEXT: vor.vv v10, v12, v10
|
||||
; RV32-NEXT: vsll.vx v12, v8, a2
|
||||
; RV32-NEXT: vsll.vx v16, v8, a3
|
||||
; RV32-NEXT: vand.vv v14, v16, v14
|
||||
; RV32-NEXT: addi a0, sp, 8
|
||||
; RV32-NEXT: vlse64.v v16, (a0), zero
|
||||
; RV32-NEXT: vor.vv v12, v12, v14
|
||||
; RV32-NEXT: addi a0, sp, 8
|
||||
; RV32-NEXT: vlse64.v v14, (a0), zero
|
||||
; RV32-NEXT: vsll.vi v18, v8, 8
|
||||
; RV32-NEXT: vand.vv v16, v18, v16
|
||||
; RV32-NEXT: vsll.vi v8, v8, 24
|
||||
; RV32-NEXT: vand.vv v8, v8, v14
|
||||
; RV32-NEXT: vor.vv v8, v8, v16
|
||||
; RV32-NEXT: vor.vv v8, v12, v8
|
||||
; RV32-NEXT: vor.vv v8, v8, v10
|
||||
; RV32-NEXT: addi sp, sp, 16
|
||||
; RV32-NEXT: ret
|
||||
;
|
||||
; RV64-LABEL: bswap_nxv2i64:
|
||||
; RV64: # %bb.0:
|
||||
; RV64-NEXT: addi a0, zero, 56
|
||||
; RV64-NEXT: vsetvli a1, zero, e64, m2, ta, mu
|
||||
; RV64-NEXT: vsrl.vx v10, v8, a0
|
||||
; RV64-NEXT: addi a1, zero, 40
|
||||
; RV64-NEXT: vsrl.vx v12, v8, a1
|
||||
; RV64-NEXT: lui a2, 16
|
||||
; RV64-NEXT: addiw a2, a2, -256
|
||||
; RV64-NEXT: vand.vx v12, v12, a2
|
||||
; RV64-NEXT: vor.vv v10, v12, v10
|
||||
; RV64-NEXT: vsrl.vi v12, v8, 24
|
||||
; RV64-NEXT: lui a2, 4080
|
||||
; RV64-NEXT: vand.vx v12, v12, a2
|
||||
; RV64-NEXT: vsrl.vi v14, v8, 8
|
||||
; RV64-NEXT: addi a2, zero, 255
|
||||
; RV64-NEXT: slli a3, a2, 24
|
||||
; RV64-NEXT: vand.vx v14, v14, a3
|
||||
; RV64-NEXT: vor.vv v12, v14, v12
|
||||
; RV64-NEXT: vor.vv v10, v12, v10
|
||||
; RV64-NEXT: vsll.vi v12, v8, 8
|
||||
; RV64-NEXT: slli a3, a2, 32
|
||||
; RV64-NEXT: vand.vx v12, v12, a3
|
||||
; RV64-NEXT: vsll.vi v14, v8, 24
|
||||
; RV64-NEXT: slli a3, a2, 40
|
||||
; RV64-NEXT: vand.vx v14, v14, a3
|
||||
; RV64-NEXT: vor.vv v12, v14, v12
|
||||
; RV64-NEXT: vsll.vx v14, v8, a0
|
||||
; RV64-NEXT: vsll.vx v8, v8, a1
|
||||
; RV64-NEXT: slli a0, a2, 48
|
||||
; RV64-NEXT: vand.vx v8, v8, a0
|
||||
; RV64-NEXT: vor.vv v8, v14, v8
|
||||
; RV64-NEXT: vor.vv v8, v8, v12
|
||||
; RV64-NEXT: vor.vv v8, v8, v10
|
||||
; RV64-NEXT: ret
|
||||
%a = call <vscale x 2 x i64> @llvm.bswap.nxv2i64(<vscale x 2 x i64> %va)
|
||||
ret <vscale x 2 x i64> %a
|
||||
}
|
||||
declare <vscale x 2 x i64> @llvm.bswap.nxv2i64(<vscale x 2 x i64>)
|
||||
|
||||
define <vscale x 4 x i64> @bswap_nxv4i64(<vscale x 4 x i64> %va) {
|
||||
; RV32-LABEL: bswap_nxv4i64:
|
||||
; RV32: # %bb.0:
|
||||
; RV32-NEXT: addi sp, sp, -16
|
||||
; RV32-NEXT: .cfi_def_cfa_offset 16
|
||||
; RV32-NEXT: sw zero, 12(sp)
|
||||
; RV32-NEXT: lui a0, 1044480
|
||||
; RV32-NEXT: sw a0, 8(sp)
|
||||
; RV32-NEXT: lui a0, 4080
|
||||
; RV32-NEXT: sw a0, 12(sp)
|
||||
; RV32-NEXT: sw zero, 8(sp)
|
||||
; RV32-NEXT: addi a1, zero, 255
|
||||
; RV32-NEXT: sw a1, 12(sp)
|
||||
; RV32-NEXT: lui a1, 16
|
||||
; RV32-NEXT: addi a1, a1, -256
|
||||
; RV32-NEXT: sw a1, 12(sp)
|
||||
; RV32-NEXT: addi a2, zero, 56
|
||||
; RV32-NEXT: vsetvli a3, zero, e64, m4, ta, mu
|
||||
; RV32-NEXT: vsrl.vx v12, v8, a2
|
||||
; RV32-NEXT: addi a3, zero, 40
|
||||
; RV32-NEXT: vsrl.vx v16, v8, a3
|
||||
; RV32-NEXT: vand.vx v16, v16, a1
|
||||
; RV32-NEXT: vor.vv v12, v16, v12
|
||||
; RV32-NEXT: addi a1, sp, 8
|
||||
; RV32-NEXT: vlse64.v v16, (a1), zero
|
||||
; RV32-NEXT: vsrl.vi v20, v8, 24
|
||||
; RV32-NEXT: vand.vx v20, v20, a0
|
||||
; RV32-NEXT: vsrl.vi v24, v8, 8
|
||||
; RV32-NEXT: vand.vv v16, v24, v16
|
||||
; RV32-NEXT: vor.vv v16, v16, v20
|
||||
; RV32-NEXT: addi a0, sp, 8
|
||||
; RV32-NEXT: vlse64.v v20, (a0), zero
|
||||
; RV32-NEXT: vor.vv v12, v16, v12
|
||||
; RV32-NEXT: vsll.vx v16, v8, a2
|
||||
; RV32-NEXT: vsll.vx v24, v8, a3
|
||||
; RV32-NEXT: vand.vv v20, v24, v20
|
||||
; RV32-NEXT: addi a0, sp, 8
|
||||
; RV32-NEXT: vlse64.v v24, (a0), zero
|
||||
; RV32-NEXT: vor.vv v16, v16, v20
|
||||
; RV32-NEXT: addi a0, sp, 8
|
||||
; RV32-NEXT: vlse64.v v20, (a0), zero
|
||||
; RV32-NEXT: vsll.vi v28, v8, 8
|
||||
; RV32-NEXT: vand.vv v24, v28, v24
|
||||
; RV32-NEXT: vsll.vi v8, v8, 24
|
||||
; RV32-NEXT: vand.vv v8, v8, v20
|
||||
; RV32-NEXT: vor.vv v8, v8, v24
|
||||
; RV32-NEXT: vor.vv v8, v16, v8
|
||||
; RV32-NEXT: vor.vv v8, v8, v12
|
||||
; RV32-NEXT: addi sp, sp, 16
|
||||
; RV32-NEXT: ret
|
||||
;
|
||||
; RV64-LABEL: bswap_nxv4i64:
|
||||
; RV64: # %bb.0:
|
||||
; RV64-NEXT: addi a0, zero, 56
|
||||
; RV64-NEXT: vsetvli a1, zero, e64, m4, ta, mu
|
||||
; RV64-NEXT: vsrl.vx v12, v8, a0
|
||||
; RV64-NEXT: addi a1, zero, 40
|
||||
; RV64-NEXT: vsrl.vx v16, v8, a1
|
||||
; RV64-NEXT: lui a2, 16
|
||||
; RV64-NEXT: addiw a2, a2, -256
|
||||
; RV64-NEXT: vand.vx v16, v16, a2
|
||||
; RV64-NEXT: vor.vv v12, v16, v12
|
||||
; RV64-NEXT: vsrl.vi v16, v8, 24
|
||||
; RV64-NEXT: lui a2, 4080
|
||||
; RV64-NEXT: vand.vx v16, v16, a2
|
||||
; RV64-NEXT: vsrl.vi v20, v8, 8
|
||||
; RV64-NEXT: addi a2, zero, 255
|
||||
; RV64-NEXT: slli a3, a2, 24
|
||||
; RV64-NEXT: vand.vx v20, v20, a3
|
||||
; RV64-NEXT: vor.vv v16, v20, v16
|
||||
; RV64-NEXT: vor.vv v12, v16, v12
|
||||
; RV64-NEXT: vsll.vi v16, v8, 8
|
||||
; RV64-NEXT: slli a3, a2, 32
|
||||
; RV64-NEXT: vand.vx v16, v16, a3
|
||||
; RV64-NEXT: vsll.vi v20, v8, 24
|
||||
; RV64-NEXT: slli a3, a2, 40
|
||||
; RV64-NEXT: vand.vx v20, v20, a3
|
||||
; RV64-NEXT: vor.vv v16, v20, v16
|
||||
; RV64-NEXT: vsll.vx v20, v8, a0
|
||||
; RV64-NEXT: vsll.vx v8, v8, a1
|
||||
; RV64-NEXT: slli a0, a2, 48
|
||||
; RV64-NEXT: vand.vx v8, v8, a0
|
||||
; RV64-NEXT: vor.vv v8, v20, v8
|
||||
; RV64-NEXT: vor.vv v8, v8, v16
|
||||
; RV64-NEXT: vor.vv v8, v8, v12
|
||||
; RV64-NEXT: ret
|
||||
%a = call <vscale x 4 x i64> @llvm.bswap.nxv4i64(<vscale x 4 x i64> %va)
|
||||
ret <vscale x 4 x i64> %a
|
||||
}
|
||||
declare <vscale x 4 x i64> @llvm.bswap.nxv4i64(<vscale x 4 x i64>)
|
||||
|
||||
define <vscale x 8 x i64> @bswap_nxv8i64(<vscale x 8 x i64> %va) {
|
||||
; RV32-LABEL: bswap_nxv8i64:
|
||||
; RV32: # %bb.0:
|
||||
; RV32-NEXT: addi sp, sp, -16
|
||||
; RV32-NEXT: .cfi_def_cfa_offset 16
|
||||
; RV32-NEXT: csrr a0, vlenb
|
||||
; RV32-NEXT: slli a0, a0, 4
|
||||
; RV32-NEXT: sub sp, sp, a0
|
||||
; RV32-NEXT: sw zero, 12(sp)
|
||||
; RV32-NEXT: lui a0, 1044480
|
||||
; RV32-NEXT: sw a0, 8(sp)
|
||||
; RV32-NEXT: lui a0, 4080
|
||||
; RV32-NEXT: sw a0, 12(sp)
|
||||
; RV32-NEXT: sw zero, 8(sp)
|
||||
; RV32-NEXT: addi a1, zero, 255
|
||||
; RV32-NEXT: sw a1, 12(sp)
|
||||
; RV32-NEXT: lui a1, 16
|
||||
; RV32-NEXT: addi a1, a1, -256
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; RV32-NEXT: sw a1, 12(sp)
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; RV32-NEXT: addi a2, zero, 56
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; RV32-NEXT: vsetvli a3, zero, e64, m8, ta, mu
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; RV32-NEXT: vsrl.vx v16, v8, a2
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; RV32-NEXT: addi a3, zero, 40
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; RV32-NEXT: vsrl.vx v24, v8, a3
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; RV32-NEXT: addi a4, sp, 8
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; RV32-NEXT: vlse64.v v0, (a4), zero
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; RV32-NEXT: vand.vx v24, v24, a1
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; RV32-NEXT: vor.vv v16, v24, v16
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; RV32-NEXT: csrr a1, vlenb
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; RV32-NEXT: slli a1, a1, 3
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; RV32-NEXT: add a1, sp, a1
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; RV32-NEXT: addi a1, a1, 16
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; RV32-NEXT: vs8r.v v16, (a1) # Unknown-size Folded Spill
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; RV32-NEXT: vsrl.vi v24, v8, 8
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||||
; RV32-NEXT: vand.vv v24, v24, v0
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||||
; RV32-NEXT: vsrl.vi v0, v8, 24
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||||
; RV32-NEXT: vand.vx v0, v0, a0
|
||||
; RV32-NEXT: addi a0, sp, 8
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||||
; RV32-NEXT: vlse64.v v16, (a0), zero
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||||
; RV32-NEXT: vor.vv v24, v24, v0
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||||
; RV32-NEXT: csrr a0, vlenb
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||||
; RV32-NEXT: slli a0, a0, 3
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||||
; RV32-NEXT: add a0, sp, a0
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||||
; RV32-NEXT: addi a0, a0, 16
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; RV32-NEXT: vl8re8.v v0, (a0) # Unknown-size Folded Reload
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; RV32-NEXT: vor.vv v24, v24, v0
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||||
; RV32-NEXT: csrr a0, vlenb
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||||
; RV32-NEXT: slli a0, a0, 3
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||||
; RV32-NEXT: add a0, sp, a0
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||||
; RV32-NEXT: addi a0, a0, 16
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||||
; RV32-NEXT: vs8r.v v24, (a0) # Unknown-size Folded Spill
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; RV32-NEXT: vsll.vx v0, v8, a3
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||||
; RV32-NEXT: vand.vv v16, v0, v16
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||||
; RV32-NEXT: vsll.vx v0, v8, a2
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||||
; RV32-NEXT: addi a0, sp, 8
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||||
; RV32-NEXT: vlse64.v v24, (a0), zero
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||||
; RV32-NEXT: vor.vv v16, v0, v16
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||||
; RV32-NEXT: addi a0, sp, 16
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||||
; RV32-NEXT: vs8r.v v16, (a0) # Unknown-size Folded Spill
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||||
; RV32-NEXT: addi a0, sp, 8
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||||
; RV32-NEXT: vlse64.v v0, (a0), zero
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||||
; RV32-NEXT: vsll.vi v16, v8, 8
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||||
; RV32-NEXT: vand.vv v16, v16, v24
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||||
; RV32-NEXT: vsll.vi v8, v8, 24
|
||||
; RV32-NEXT: vand.vv v8, v8, v0
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||||
; RV32-NEXT: vor.vv v8, v8, v16
|
||||
; RV32-NEXT: addi a0, sp, 16
|
||||
; RV32-NEXT: vl8re8.v v16, (a0) # Unknown-size Folded Reload
|
||||
; RV32-NEXT: vor.vv v8, v16, v8
|
||||
; RV32-NEXT: csrr a0, vlenb
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||||
; RV32-NEXT: slli a0, a0, 3
|
||||
; RV32-NEXT: add a0, sp, a0
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||||
; RV32-NEXT: addi a0, a0, 16
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||||
; RV32-NEXT: vl8re8.v v16, (a0) # Unknown-size Folded Reload
|
||||
; RV32-NEXT: vor.vv v8, v8, v16
|
||||
; RV32-NEXT: csrr a0, vlenb
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||||
; RV32-NEXT: slli a0, a0, 4
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||||
; RV32-NEXT: add sp, sp, a0
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||||
; RV32-NEXT: addi sp, sp, 16
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||||
; RV32-NEXT: ret
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||||
;
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||||
; RV64-LABEL: bswap_nxv8i64:
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; RV64: # %bb.0:
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||||
; RV64-NEXT: addi a0, zero, 56
|
||||
; RV64-NEXT: vsetvli a1, zero, e64, m8, ta, mu
|
||||
; RV64-NEXT: vsrl.vx v16, v8, a0
|
||||
; RV64-NEXT: addi a1, zero, 40
|
||||
; RV64-NEXT: vsrl.vx v24, v8, a1
|
||||
; RV64-NEXT: lui a2, 16
|
||||
; RV64-NEXT: addiw a2, a2, -256
|
||||
; RV64-NEXT: vand.vx v24, v24, a2
|
||||
; RV64-NEXT: vor.vv v16, v24, v16
|
||||
; RV64-NEXT: vsrl.vi v24, v8, 24
|
||||
; RV64-NEXT: lui a2, 4080
|
||||
; RV64-NEXT: vand.vx v24, v24, a2
|
||||
; RV64-NEXT: vsrl.vi v0, v8, 8
|
||||
; RV64-NEXT: addi a2, zero, 255
|
||||
; RV64-NEXT: slli a3, a2, 24
|
||||
; RV64-NEXT: vand.vx v0, v0, a3
|
||||
; RV64-NEXT: vor.vv v24, v0, v24
|
||||
; RV64-NEXT: vor.vv v16, v24, v16
|
||||
; RV64-NEXT: vsll.vi v24, v8, 8
|
||||
; RV64-NEXT: slli a3, a2, 32
|
||||
; RV64-NEXT: vand.vx v24, v24, a3
|
||||
; RV64-NEXT: vsll.vi v0, v8, 24
|
||||
; RV64-NEXT: slli a3, a2, 40
|
||||
; RV64-NEXT: vand.vx v0, v0, a3
|
||||
; RV64-NEXT: vor.vv v24, v0, v24
|
||||
; RV64-NEXT: vsll.vx v0, v8, a0
|
||||
; RV64-NEXT: vsll.vx v8, v8, a1
|
||||
; RV64-NEXT: slli a0, a2, 48
|
||||
; RV64-NEXT: vand.vx v8, v8, a0
|
||||
; RV64-NEXT: vor.vv v8, v0, v8
|
||||
; RV64-NEXT: vor.vv v8, v8, v24
|
||||
; RV64-NEXT: vor.vv v8, v8, v16
|
||||
; RV64-NEXT: ret
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||||
%a = call <vscale x 8 x i64> @llvm.bswap.nxv8i64(<vscale x 8 x i64> %va)
|
||||
ret <vscale x 8 x i64> %a
|
||||
}
|
||||
declare <vscale x 8 x i64> @llvm.bswap.nxv8i64(<vscale x 8 x i64>)
|
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