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[RISCV] Define vector narrowing type-convert intrinsic.
Define intrinsics: 1. vfncvt.xu.f.w/vfncvt.x.f.w 2. vfncvt.rtz.xu.f.w/vfncvt.rtz.x.f.w 3. vfncvt.f.xu.w/vfncvt.f.x.w 4. vfncvt.f.f.w/vfncvt.rod.f.f.w We work with @rogfer01 from BSC to come out this patch. Authored-by: Roger Ferrer Ibanez <rofirrim@gmail.com> Co-Authored-by: Monk Chiang <monk.chiang@sifive.com> Differential Revision: https://reviews.llvm.org/D93932
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Monk Chiang
parent
fdd30faae5
commit
2aed9bc98a
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@ -771,6 +771,15 @@ let TargetPrefix = "riscv" in {
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defm vfwcvt_rtz_x_f_v : RISCVConversion;
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||||
defm vfwcvt_f_f_v : RISCVConversion;
|
||||
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defm vfncvt_f_xu_w : RISCVConversion;
|
||||
defm vfncvt_f_x_w : RISCVConversion;
|
||||
defm vfncvt_xu_f_w : RISCVConversion;
|
||||
defm vfncvt_x_f_w : RISCVConversion;
|
||||
defm vfncvt_rtz_xu_f_w : RISCVConversion;
|
||||
defm vfncvt_rtz_x_f_w : RISCVConversion;
|
||||
defm vfncvt_f_f_w : RISCVConversion;
|
||||
defm vfncvt_rod_f_f_w : RISCVConversion;
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// Output: (vector)
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// Input: (mask type input, vl)
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def int_riscv_viota : Intrinsic<[llvm_anyvector_ty],
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@ -1314,6 +1314,12 @@ multiclass VPseudoConversionW_V {
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defm _V : VPseudoConversion<m.wvrclass, m.vrclass, m, constraint>;
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||||
}
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||||
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||||
multiclass VPseudoConversionV_W {
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||||
defvar constraint = "@earlyclobber $rd";
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||||
foreach m = MxList.m[0-5] in
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||||
defm _W : VPseudoConversion<m.vrclass, m.wvrclass, m, constraint>;
|
||||
}
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//===----------------------------------------------------------------------===//
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||||
// Helpers to define the intrinsic patterns.
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//===----------------------------------------------------------------------===//
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@ -2290,6 +2296,42 @@ multiclass VPatConversionWF_VF <string intrinsic, string instruction> {
|
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}
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}
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||||
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||||
multiclass VPatConversionVI_WF <string intrinsic, string instruction> {
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||||
foreach vtiToWti = AllWidenableIntToFloatVectors in
|
||||
{
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||||
defvar vti = vtiToWti.Vti;
|
||||
defvar fwti = vtiToWti.Wti;
|
||||
|
||||
defm : VPatConversion<intrinsic, instruction, "W",
|
||||
vti.Vector, fwti.Vector, vti.Mask, vti.SEW,
|
||||
vti.LMul, vti.RegClass, fwti.RegClass>;
|
||||
}
|
||||
}
|
||||
|
||||
multiclass VPatConversionVF_WI <string intrinsic, string instruction> {
|
||||
foreach fvtiToFWti = AllWidenableFloatVectors in
|
||||
{
|
||||
defvar fvti = fvtiToFWti.Vti;
|
||||
defvar iwti = GetIntVTypeInfo<fvtiToFWti.Wti>.Vti;
|
||||
|
||||
defm : VPatConversion<intrinsic, instruction, "W",
|
||||
fvti.Vector, iwti.Vector, fvti.Mask, fvti.SEW,
|
||||
fvti.LMul, fvti.RegClass, iwti.RegClass>;
|
||||
}
|
||||
}
|
||||
|
||||
multiclass VPatConversionVF_WF <string intrinsic, string instruction> {
|
||||
foreach fvtiToFWti = AllWidenableFloatVectors in
|
||||
{
|
||||
defvar fvti = fvtiToFWti.Vti;
|
||||
defvar fwti = fvtiToFWti.Wti;
|
||||
|
||||
defm : VPatConversion<intrinsic, instruction, "W",
|
||||
fvti.Vector, fwti.Vector, fvti.Mask, fvti.SEW,
|
||||
fvti.LMul, fvti.RegClass, fwti.RegClass>;
|
||||
}
|
||||
}
|
||||
|
||||
//===----------------------------------------------------------------------===//
|
||||
// Pseudo instructions and patterns.
|
||||
//===----------------------------------------------------------------------===//
|
||||
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@ -2636,6 +2678,18 @@ defm PseudoVFWCVT_RTZ_X_F : VPseudoConversionW_V;
|
|||
defm PseudoVFWCVT_F_XU : VPseudoConversionW_V;
|
||||
defm PseudoVFWCVT_F_X : VPseudoConversionW_V;
|
||||
defm PseudoVFWCVT_F_F : VPseudoConversionW_V;
|
||||
|
||||
//===----------------------------------------------------------------------===//
|
||||
// 14.19. Narrowing Floating-Point/Integer Type-Convert Instructions
|
||||
//===----------------------------------------------------------------------===//
|
||||
defm PseudoVFNCVT_XU_F : VPseudoConversionV_W;
|
||||
defm PseudoVFNCVT_X_F : VPseudoConversionV_W;
|
||||
defm PseudoVFNCVT_RTZ_XU_F : VPseudoConversionV_W;
|
||||
defm PseudoVFNCVT_RTZ_X_F : VPseudoConversionV_W;
|
||||
defm PseudoVFNCVT_F_XU : VPseudoConversionV_W;
|
||||
defm PseudoVFNCVT_F_X : VPseudoConversionV_W;
|
||||
defm PseudoVFNCVT_F_F : VPseudoConversionV_W;
|
||||
defm PseudoVFNCVT_ROD_F_F : VPseudoConversionV_W;
|
||||
} // Predicates = [HasStdExtV, HasStdExtF]
|
||||
|
||||
let Predicates = [HasStdExtV] in {
|
||||
|
|
@ -3200,6 +3254,18 @@ defm "" : VPatConversionWI_VF<"int_riscv_vfwcvt_rtz_x_f_v", "PseudoVFWCVT_RTZ_X_
|
|||
defm "" : VPatConversionWF_VI<"int_riscv_vfwcvt_f_xu_v", "PseudoVFWCVT_F_XU">;
|
||||
defm "" : VPatConversionWF_VI<"int_riscv_vfwcvt_f_x_v", "PseudoVFWCVT_F_X">;
|
||||
defm "" : VPatConversionWF_VF<"int_riscv_vfwcvt_f_f_v", "PseudoVFWCVT_F_F">;
|
||||
|
||||
//===----------------------------------------------------------------------===//
|
||||
// 14.19. Narrowing Floating-Point/Integer Type-Convert Instructions
|
||||
//===----------------------------------------------------------------------===//
|
||||
defm "" : VPatConversionVI_WF<"int_riscv_vfncvt_xu_f_w", "PseudoVFNCVT_XU_F">;
|
||||
defm "" : VPatConversionVI_WF<"int_riscv_vfncvt_x_f_w", "PseudoVFNCVT_X_F">;
|
||||
defm "" : VPatConversionVI_WF<"int_riscv_vfncvt_rtz_xu_f_w", "PseudoVFNCVT_RTZ_XU_F">;
|
||||
defm "" : VPatConversionVI_WF<"int_riscv_vfncvt_rtz_x_f_w", "PseudoVFNCVT_RTZ_X_F">;
|
||||
defm "" : VPatConversionVF_WI <"int_riscv_vfncvt_f_xu_w", "PseudoVFNCVT_F_XU">;
|
||||
defm "" : VPatConversionVF_WI <"int_riscv_vfncvt_f_x_w", "PseudoVFNCVT_F_X">;
|
||||
defm "" : VPatConversionVF_WF<"int_riscv_vfncvt_f_f_w", "PseudoVFNCVT_F_F">;
|
||||
defm "" : VPatConversionVF_WF<"int_riscv_vfncvt_rod_f_f_w", "PseudoVFNCVT_ROD_F_F">;
|
||||
} // Predicates = [HasStdExtV, HasStdExtF]
|
||||
|
||||
let Predicates = [HasStdExtV] in {
|
||||
|
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|||
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@ -0,0 +1,325 @@
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|||
; RUN: llc -mtriple=riscv32 -mattr=+experimental-v,+d,+experimental-zfh -verify-machineinstrs \
|
||||
; RUN: --riscv-no-aliases < %s | FileCheck %s
|
||||
declare <vscale x 1 x half> @llvm.riscv.vfncvt.f.f.w.nxv1f16.nxv1f32(
|
||||
<vscale x 1 x float>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x half> @intrinsic_vfncvt_f.f.w_nxv1f16_nxv1f32(<vscale x 1 x float> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.f.w_nxv1f16_nxv1f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf4,ta,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x half> @llvm.riscv.vfncvt.f.f.w.nxv1f16.nxv1f32(
|
||||
<vscale x 1 x float> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 1 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x half> @llvm.riscv.vfncvt.f.f.w.mask.nxv1f16.nxv1f32(
|
||||
<vscale x 1 x half>,
|
||||
<vscale x 1 x float>,
|
||||
<vscale x 1 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x half> @intrinsic_vfncvt_mask_f.f.w_nxv1f16_nxv1f32(<vscale x 1 x half> %0, <vscale x 1 x float> %1, <vscale x 1 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.f.w_nxv1f16_nxv1f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf4,tu,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x half> @llvm.riscv.vfncvt.f.f.w.mask.nxv1f16.nxv1f32(
|
||||
<vscale x 1 x half> %0,
|
||||
<vscale x 1 x float> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 1 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x half> @llvm.riscv.vfncvt.f.f.w.nxv2f16.nxv2f32(
|
||||
<vscale x 2 x float>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x half> @intrinsic_vfncvt_f.f.w_nxv2f16_nxv2f32(<vscale x 2 x float> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.f.w_nxv2f16_nxv2f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf2,ta,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x half> @llvm.riscv.vfncvt.f.f.w.nxv2f16.nxv2f32(
|
||||
<vscale x 2 x float> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 2 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x half> @llvm.riscv.vfncvt.f.f.w.mask.nxv2f16.nxv2f32(
|
||||
<vscale x 2 x half>,
|
||||
<vscale x 2 x float>,
|
||||
<vscale x 2 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x half> @intrinsic_vfncvt_mask_f.f.w_nxv2f16_nxv2f32(<vscale x 2 x half> %0, <vscale x 2 x float> %1, <vscale x 2 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.f.w_nxv2f16_nxv2f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf2,tu,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x half> @llvm.riscv.vfncvt.f.f.w.mask.nxv2f16.nxv2f32(
|
||||
<vscale x 2 x half> %0,
|
||||
<vscale x 2 x float> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 2 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x half> @llvm.riscv.vfncvt.f.f.w.nxv4f16.nxv4f32(
|
||||
<vscale x 4 x float>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x half> @intrinsic_vfncvt_f.f.w_nxv4f16_nxv4f32(<vscale x 4 x float> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.f.w_nxv4f16_nxv4f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m1,ta,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x half> @llvm.riscv.vfncvt.f.f.w.nxv4f16.nxv4f32(
|
||||
<vscale x 4 x float> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 4 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x half> @llvm.riscv.vfncvt.f.f.w.mask.nxv4f16.nxv4f32(
|
||||
<vscale x 4 x half>,
|
||||
<vscale x 4 x float>,
|
||||
<vscale x 4 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x half> @intrinsic_vfncvt_mask_f.f.w_nxv4f16_nxv4f32(<vscale x 4 x half> %0, <vscale x 4 x float> %1, <vscale x 4 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.f.w_nxv4f16_nxv4f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m1,tu,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x half> @llvm.riscv.vfncvt.f.f.w.mask.nxv4f16.nxv4f32(
|
||||
<vscale x 4 x half> %0,
|
||||
<vscale x 4 x float> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 4 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x half> @llvm.riscv.vfncvt.f.f.w.nxv8f16.nxv8f32(
|
||||
<vscale x 8 x float>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x half> @intrinsic_vfncvt_f.f.w_nxv8f16_nxv8f32(<vscale x 8 x float> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.f.w_nxv8f16_nxv8f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m2,ta,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x half> @llvm.riscv.vfncvt.f.f.w.nxv8f16.nxv8f32(
|
||||
<vscale x 8 x float> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 8 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x half> @llvm.riscv.vfncvt.f.f.w.mask.nxv8f16.nxv8f32(
|
||||
<vscale x 8 x half>,
|
||||
<vscale x 8 x float>,
|
||||
<vscale x 8 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x half> @intrinsic_vfncvt_mask_f.f.w_nxv8f16_nxv8f32(<vscale x 8 x half> %0, <vscale x 8 x float> %1, <vscale x 8 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.f.w_nxv8f16_nxv8f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m2,tu,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x half> @llvm.riscv.vfncvt.f.f.w.mask.nxv8f16.nxv8f32(
|
||||
<vscale x 8 x half> %0,
|
||||
<vscale x 8 x float> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 8 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x half> @llvm.riscv.vfncvt.f.f.w.nxv16f16.nxv16f32(
|
||||
<vscale x 16 x float>,
|
||||
i32);
|
||||
|
||||
define <vscale x 16 x half> @intrinsic_vfncvt_f.f.w_nxv16f16_nxv16f32(<vscale x 16 x float> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.f.w_nxv16f16_nxv16f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m4,ta,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 16 x half> @llvm.riscv.vfncvt.f.f.w.nxv16f16.nxv16f32(
|
||||
<vscale x 16 x float> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 16 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x half> @llvm.riscv.vfncvt.f.f.w.mask.nxv16f16.nxv16f32(
|
||||
<vscale x 16 x half>,
|
||||
<vscale x 16 x float>,
|
||||
<vscale x 16 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 16 x half> @intrinsic_vfncvt_mask_f.f.w_nxv16f16_nxv16f32(<vscale x 16 x half> %0, <vscale x 16 x float> %1, <vscale x 16 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.f.w_nxv16f16_nxv16f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m4,tu,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 16 x half> @llvm.riscv.vfncvt.f.f.w.mask.nxv16f16.nxv16f32(
|
||||
<vscale x 16 x half> %0,
|
||||
<vscale x 16 x float> %1,
|
||||
<vscale x 16 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 16 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x float> @llvm.riscv.vfncvt.f.f.w.nxv1f32.nxv1f64(
|
||||
<vscale x 1 x double>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x float> @intrinsic_vfncvt_f.f.w_nxv1f32_nxv1f64(<vscale x 1 x double> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.f.w_nxv1f32_nxv1f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,mf2,ta,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x float> @llvm.riscv.vfncvt.f.f.w.nxv1f32.nxv1f64(
|
||||
<vscale x 1 x double> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 1 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x float> @llvm.riscv.vfncvt.f.f.w.mask.nxv1f32.nxv1f64(
|
||||
<vscale x 1 x float>,
|
||||
<vscale x 1 x double>,
|
||||
<vscale x 1 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x float> @intrinsic_vfncvt_mask_f.f.w_nxv1f32_nxv1f64(<vscale x 1 x float> %0, <vscale x 1 x double> %1, <vscale x 1 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.f.w_nxv1f32_nxv1f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,mf2,tu,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x float> @llvm.riscv.vfncvt.f.f.w.mask.nxv1f32.nxv1f64(
|
||||
<vscale x 1 x float> %0,
|
||||
<vscale x 1 x double> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 1 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x float> @llvm.riscv.vfncvt.f.f.w.nxv2f32.nxv2f64(
|
||||
<vscale x 2 x double>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x float> @intrinsic_vfncvt_f.f.w_nxv2f32_nxv2f64(<vscale x 2 x double> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.f.w_nxv2f32_nxv2f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m1,ta,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x float> @llvm.riscv.vfncvt.f.f.w.nxv2f32.nxv2f64(
|
||||
<vscale x 2 x double> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 2 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x float> @llvm.riscv.vfncvt.f.f.w.mask.nxv2f32.nxv2f64(
|
||||
<vscale x 2 x float>,
|
||||
<vscale x 2 x double>,
|
||||
<vscale x 2 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x float> @intrinsic_vfncvt_mask_f.f.w_nxv2f32_nxv2f64(<vscale x 2 x float> %0, <vscale x 2 x double> %1, <vscale x 2 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.f.w_nxv2f32_nxv2f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m1,tu,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x float> @llvm.riscv.vfncvt.f.f.w.mask.nxv2f32.nxv2f64(
|
||||
<vscale x 2 x float> %0,
|
||||
<vscale x 2 x double> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 2 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x float> @llvm.riscv.vfncvt.f.f.w.nxv4f32.nxv4f64(
|
||||
<vscale x 4 x double>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x float> @intrinsic_vfncvt_f.f.w_nxv4f32_nxv4f64(<vscale x 4 x double> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.f.w_nxv4f32_nxv4f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m2,ta,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x float> @llvm.riscv.vfncvt.f.f.w.nxv4f32.nxv4f64(
|
||||
<vscale x 4 x double> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 4 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x float> @llvm.riscv.vfncvt.f.f.w.mask.nxv4f32.nxv4f64(
|
||||
<vscale x 4 x float>,
|
||||
<vscale x 4 x double>,
|
||||
<vscale x 4 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x float> @intrinsic_vfncvt_mask_f.f.w_nxv4f32_nxv4f64(<vscale x 4 x float> %0, <vscale x 4 x double> %1, <vscale x 4 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.f.w_nxv4f32_nxv4f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m2,tu,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x float> @llvm.riscv.vfncvt.f.f.w.mask.nxv4f32.nxv4f64(
|
||||
<vscale x 4 x float> %0,
|
||||
<vscale x 4 x double> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 4 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x float> @llvm.riscv.vfncvt.f.f.w.nxv8f32.nxv8f64(
|
||||
<vscale x 8 x double>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x float> @intrinsic_vfncvt_f.f.w_nxv8f32_nxv8f64(<vscale x 8 x double> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.f.w_nxv8f32_nxv8f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m4,ta,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x float> @llvm.riscv.vfncvt.f.f.w.nxv8f32.nxv8f64(
|
||||
<vscale x 8 x double> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 8 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x float> @llvm.riscv.vfncvt.f.f.w.mask.nxv8f32.nxv8f64(
|
||||
<vscale x 8 x float>,
|
||||
<vscale x 8 x double>,
|
||||
<vscale x 8 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x float> @intrinsic_vfncvt_mask_f.f.w_nxv8f32_nxv8f64(<vscale x 8 x float> %0, <vscale x 8 x double> %1, <vscale x 8 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.f.w_nxv8f32_nxv8f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m4,tu,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x float> @llvm.riscv.vfncvt.f.f.w.mask.nxv8f32.nxv8f64(
|
||||
<vscale x 8 x float> %0,
|
||||
<vscale x 8 x double> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 8 x float> %a
|
||||
}
|
||||
|
|
@ -0,0 +1,325 @@
|
|||
; RUN: llc -mtriple=riscv64 -mattr=+experimental-v,+d,+experimental-zfh -verify-machineinstrs \
|
||||
; RUN: --riscv-no-aliases < %s | FileCheck %s
|
||||
declare <vscale x 1 x half> @llvm.riscv.vfncvt.f.f.w.nxv1f16.nxv1f32(
|
||||
<vscale x 1 x float>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x half> @intrinsic_vfncvt_f.f.w_nxv1f16_nxv1f32(<vscale x 1 x float> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.f.w_nxv1f16_nxv1f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf4,ta,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x half> @llvm.riscv.vfncvt.f.f.w.nxv1f16.nxv1f32(
|
||||
<vscale x 1 x float> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 1 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x half> @llvm.riscv.vfncvt.f.f.w.mask.nxv1f16.nxv1f32(
|
||||
<vscale x 1 x half>,
|
||||
<vscale x 1 x float>,
|
||||
<vscale x 1 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x half> @intrinsic_vfncvt_mask_f.f.w_nxv1f16_nxv1f32(<vscale x 1 x half> %0, <vscale x 1 x float> %1, <vscale x 1 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.f.w_nxv1f16_nxv1f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf4,tu,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x half> @llvm.riscv.vfncvt.f.f.w.mask.nxv1f16.nxv1f32(
|
||||
<vscale x 1 x half> %0,
|
||||
<vscale x 1 x float> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 1 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x half> @llvm.riscv.vfncvt.f.f.w.nxv2f16.nxv2f32(
|
||||
<vscale x 2 x float>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x half> @intrinsic_vfncvt_f.f.w_nxv2f16_nxv2f32(<vscale x 2 x float> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.f.w_nxv2f16_nxv2f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf2,ta,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x half> @llvm.riscv.vfncvt.f.f.w.nxv2f16.nxv2f32(
|
||||
<vscale x 2 x float> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 2 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x half> @llvm.riscv.vfncvt.f.f.w.mask.nxv2f16.nxv2f32(
|
||||
<vscale x 2 x half>,
|
||||
<vscale x 2 x float>,
|
||||
<vscale x 2 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x half> @intrinsic_vfncvt_mask_f.f.w_nxv2f16_nxv2f32(<vscale x 2 x half> %0, <vscale x 2 x float> %1, <vscale x 2 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.f.w_nxv2f16_nxv2f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf2,tu,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x half> @llvm.riscv.vfncvt.f.f.w.mask.nxv2f16.nxv2f32(
|
||||
<vscale x 2 x half> %0,
|
||||
<vscale x 2 x float> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 2 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x half> @llvm.riscv.vfncvt.f.f.w.nxv4f16.nxv4f32(
|
||||
<vscale x 4 x float>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x half> @intrinsic_vfncvt_f.f.w_nxv4f16_nxv4f32(<vscale x 4 x float> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.f.w_nxv4f16_nxv4f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m1,ta,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x half> @llvm.riscv.vfncvt.f.f.w.nxv4f16.nxv4f32(
|
||||
<vscale x 4 x float> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 4 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x half> @llvm.riscv.vfncvt.f.f.w.mask.nxv4f16.nxv4f32(
|
||||
<vscale x 4 x half>,
|
||||
<vscale x 4 x float>,
|
||||
<vscale x 4 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x half> @intrinsic_vfncvt_mask_f.f.w_nxv4f16_nxv4f32(<vscale x 4 x half> %0, <vscale x 4 x float> %1, <vscale x 4 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.f.w_nxv4f16_nxv4f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m1,tu,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x half> @llvm.riscv.vfncvt.f.f.w.mask.nxv4f16.nxv4f32(
|
||||
<vscale x 4 x half> %0,
|
||||
<vscale x 4 x float> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 4 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x half> @llvm.riscv.vfncvt.f.f.w.nxv8f16.nxv8f32(
|
||||
<vscale x 8 x float>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x half> @intrinsic_vfncvt_f.f.w_nxv8f16_nxv8f32(<vscale x 8 x float> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.f.w_nxv8f16_nxv8f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m2,ta,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x half> @llvm.riscv.vfncvt.f.f.w.nxv8f16.nxv8f32(
|
||||
<vscale x 8 x float> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 8 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x half> @llvm.riscv.vfncvt.f.f.w.mask.nxv8f16.nxv8f32(
|
||||
<vscale x 8 x half>,
|
||||
<vscale x 8 x float>,
|
||||
<vscale x 8 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x half> @intrinsic_vfncvt_mask_f.f.w_nxv8f16_nxv8f32(<vscale x 8 x half> %0, <vscale x 8 x float> %1, <vscale x 8 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.f.w_nxv8f16_nxv8f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m2,tu,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x half> @llvm.riscv.vfncvt.f.f.w.mask.nxv8f16.nxv8f32(
|
||||
<vscale x 8 x half> %0,
|
||||
<vscale x 8 x float> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 8 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x half> @llvm.riscv.vfncvt.f.f.w.nxv16f16.nxv16f32(
|
||||
<vscale x 16 x float>,
|
||||
i64);
|
||||
|
||||
define <vscale x 16 x half> @intrinsic_vfncvt_f.f.w_nxv16f16_nxv16f32(<vscale x 16 x float> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.f.w_nxv16f16_nxv16f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m4,ta,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 16 x half> @llvm.riscv.vfncvt.f.f.w.nxv16f16.nxv16f32(
|
||||
<vscale x 16 x float> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 16 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x half> @llvm.riscv.vfncvt.f.f.w.mask.nxv16f16.nxv16f32(
|
||||
<vscale x 16 x half>,
|
||||
<vscale x 16 x float>,
|
||||
<vscale x 16 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 16 x half> @intrinsic_vfncvt_mask_f.f.w_nxv16f16_nxv16f32(<vscale x 16 x half> %0, <vscale x 16 x float> %1, <vscale x 16 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.f.w_nxv16f16_nxv16f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m4,tu,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 16 x half> @llvm.riscv.vfncvt.f.f.w.mask.nxv16f16.nxv16f32(
|
||||
<vscale x 16 x half> %0,
|
||||
<vscale x 16 x float> %1,
|
||||
<vscale x 16 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 16 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x float> @llvm.riscv.vfncvt.f.f.w.nxv1f32.nxv1f64(
|
||||
<vscale x 1 x double>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x float> @intrinsic_vfncvt_f.f.w_nxv1f32_nxv1f64(<vscale x 1 x double> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.f.w_nxv1f32_nxv1f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,mf2,ta,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x float> @llvm.riscv.vfncvt.f.f.w.nxv1f32.nxv1f64(
|
||||
<vscale x 1 x double> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 1 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x float> @llvm.riscv.vfncvt.f.f.w.mask.nxv1f32.nxv1f64(
|
||||
<vscale x 1 x float>,
|
||||
<vscale x 1 x double>,
|
||||
<vscale x 1 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x float> @intrinsic_vfncvt_mask_f.f.w_nxv1f32_nxv1f64(<vscale x 1 x float> %0, <vscale x 1 x double> %1, <vscale x 1 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.f.w_nxv1f32_nxv1f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,mf2,tu,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x float> @llvm.riscv.vfncvt.f.f.w.mask.nxv1f32.nxv1f64(
|
||||
<vscale x 1 x float> %0,
|
||||
<vscale x 1 x double> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 1 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x float> @llvm.riscv.vfncvt.f.f.w.nxv2f32.nxv2f64(
|
||||
<vscale x 2 x double>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x float> @intrinsic_vfncvt_f.f.w_nxv2f32_nxv2f64(<vscale x 2 x double> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.f.w_nxv2f32_nxv2f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m1,ta,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x float> @llvm.riscv.vfncvt.f.f.w.nxv2f32.nxv2f64(
|
||||
<vscale x 2 x double> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 2 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x float> @llvm.riscv.vfncvt.f.f.w.mask.nxv2f32.nxv2f64(
|
||||
<vscale x 2 x float>,
|
||||
<vscale x 2 x double>,
|
||||
<vscale x 2 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x float> @intrinsic_vfncvt_mask_f.f.w_nxv2f32_nxv2f64(<vscale x 2 x float> %0, <vscale x 2 x double> %1, <vscale x 2 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.f.w_nxv2f32_nxv2f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m1,tu,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x float> @llvm.riscv.vfncvt.f.f.w.mask.nxv2f32.nxv2f64(
|
||||
<vscale x 2 x float> %0,
|
||||
<vscale x 2 x double> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 2 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x float> @llvm.riscv.vfncvt.f.f.w.nxv4f32.nxv4f64(
|
||||
<vscale x 4 x double>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x float> @intrinsic_vfncvt_f.f.w_nxv4f32_nxv4f64(<vscale x 4 x double> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.f.w_nxv4f32_nxv4f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m2,ta,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x float> @llvm.riscv.vfncvt.f.f.w.nxv4f32.nxv4f64(
|
||||
<vscale x 4 x double> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 4 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x float> @llvm.riscv.vfncvt.f.f.w.mask.nxv4f32.nxv4f64(
|
||||
<vscale x 4 x float>,
|
||||
<vscale x 4 x double>,
|
||||
<vscale x 4 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x float> @intrinsic_vfncvt_mask_f.f.w_nxv4f32_nxv4f64(<vscale x 4 x float> %0, <vscale x 4 x double> %1, <vscale x 4 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.f.w_nxv4f32_nxv4f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m2,tu,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x float> @llvm.riscv.vfncvt.f.f.w.mask.nxv4f32.nxv4f64(
|
||||
<vscale x 4 x float> %0,
|
||||
<vscale x 4 x double> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 4 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x float> @llvm.riscv.vfncvt.f.f.w.nxv8f32.nxv8f64(
|
||||
<vscale x 8 x double>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x float> @intrinsic_vfncvt_f.f.w_nxv8f32_nxv8f64(<vscale x 8 x double> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.f.w_nxv8f32_nxv8f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m4,ta,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x float> @llvm.riscv.vfncvt.f.f.w.nxv8f32.nxv8f64(
|
||||
<vscale x 8 x double> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 8 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x float> @llvm.riscv.vfncvt.f.f.w.mask.nxv8f32.nxv8f64(
|
||||
<vscale x 8 x float>,
|
||||
<vscale x 8 x double>,
|
||||
<vscale x 8 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x float> @intrinsic_vfncvt_mask_f.f.w_nxv8f32_nxv8f64(<vscale x 8 x float> %0, <vscale x 8 x double> %1, <vscale x 8 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.f.w_nxv8f32_nxv8f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m4,tu,mu
|
||||
; CHECK: vfncvt.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x float> @llvm.riscv.vfncvt.f.f.w.mask.nxv8f32.nxv8f64(
|
||||
<vscale x 8 x float> %0,
|
||||
<vscale x 8 x double> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 8 x float> %a
|
||||
}
|
||||
|
|
@ -0,0 +1,181 @@
|
|||
; RUN: llc -mtriple=riscv32 -mattr=+experimental-v,+f,+experimental-zfh -verify-machineinstrs \
|
||||
; RUN: --riscv-no-aliases < %s | FileCheck %s
|
||||
declare <vscale x 1 x half> @llvm.riscv.vfncvt.f.x.w.nxv1f16.nxv1i32(
|
||||
<vscale x 1 x i32>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x half> @intrinsic_vfncvt_f.x.w_nxv1f16_nxv1i32(<vscale x 1 x i32> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.x.w_nxv1f16_nxv1i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf4,ta,mu
|
||||
; CHECK: vfncvt.f.x.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x half> @llvm.riscv.vfncvt.f.x.w.nxv1f16.nxv1i32(
|
||||
<vscale x 1 x i32> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 1 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x half> @llvm.riscv.vfncvt.f.x.w.mask.nxv1f16.nxv1i32(
|
||||
<vscale x 1 x half>,
|
||||
<vscale x 1 x i32>,
|
||||
<vscale x 1 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x half> @intrinsic_vfncvt_mask_f.x.w_nxv1f16_nxv1i32(<vscale x 1 x half> %0, <vscale x 1 x i32> %1, <vscale x 1 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.x.w_nxv1f16_nxv1i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf4,tu,mu
|
||||
; CHECK: vfncvt.f.x.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x half> @llvm.riscv.vfncvt.f.x.w.mask.nxv1f16.nxv1i32(
|
||||
<vscale x 1 x half> %0,
|
||||
<vscale x 1 x i32> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 1 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x half> @llvm.riscv.vfncvt.f.x.w.nxv2f16.nxv2i32(
|
||||
<vscale x 2 x i32>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x half> @intrinsic_vfncvt_f.x.w_nxv2f16_nxv2i32(<vscale x 2 x i32> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.x.w_nxv2f16_nxv2i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf2,ta,mu
|
||||
; CHECK: vfncvt.f.x.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x half> @llvm.riscv.vfncvt.f.x.w.nxv2f16.nxv2i32(
|
||||
<vscale x 2 x i32> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 2 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x half> @llvm.riscv.vfncvt.f.x.w.mask.nxv2f16.nxv2i32(
|
||||
<vscale x 2 x half>,
|
||||
<vscale x 2 x i32>,
|
||||
<vscale x 2 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x half> @intrinsic_vfncvt_mask_f.x.w_nxv2f16_nxv2i32(<vscale x 2 x half> %0, <vscale x 2 x i32> %1, <vscale x 2 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.x.w_nxv2f16_nxv2i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf2,tu,mu
|
||||
; CHECK: vfncvt.f.x.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x half> @llvm.riscv.vfncvt.f.x.w.mask.nxv2f16.nxv2i32(
|
||||
<vscale x 2 x half> %0,
|
||||
<vscale x 2 x i32> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 2 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x half> @llvm.riscv.vfncvt.f.x.w.nxv4f16.nxv4i32(
|
||||
<vscale x 4 x i32>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x half> @intrinsic_vfncvt_f.x.w_nxv4f16_nxv4i32(<vscale x 4 x i32> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.x.w_nxv4f16_nxv4i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m1,ta,mu
|
||||
; CHECK: vfncvt.f.x.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x half> @llvm.riscv.vfncvt.f.x.w.nxv4f16.nxv4i32(
|
||||
<vscale x 4 x i32> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 4 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x half> @llvm.riscv.vfncvt.f.x.w.mask.nxv4f16.nxv4i32(
|
||||
<vscale x 4 x half>,
|
||||
<vscale x 4 x i32>,
|
||||
<vscale x 4 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x half> @intrinsic_vfncvt_mask_f.x.w_nxv4f16_nxv4i32(<vscale x 4 x half> %0, <vscale x 4 x i32> %1, <vscale x 4 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.x.w_nxv4f16_nxv4i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m1,tu,mu
|
||||
; CHECK: vfncvt.f.x.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x half> @llvm.riscv.vfncvt.f.x.w.mask.nxv4f16.nxv4i32(
|
||||
<vscale x 4 x half> %0,
|
||||
<vscale x 4 x i32> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 4 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x half> @llvm.riscv.vfncvt.f.x.w.nxv8f16.nxv8i32(
|
||||
<vscale x 8 x i32>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x half> @intrinsic_vfncvt_f.x.w_nxv8f16_nxv8i32(<vscale x 8 x i32> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.x.w_nxv8f16_nxv8i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m2,ta,mu
|
||||
; CHECK: vfncvt.f.x.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x half> @llvm.riscv.vfncvt.f.x.w.nxv8f16.nxv8i32(
|
||||
<vscale x 8 x i32> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 8 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x half> @llvm.riscv.vfncvt.f.x.w.mask.nxv8f16.nxv8i32(
|
||||
<vscale x 8 x half>,
|
||||
<vscale x 8 x i32>,
|
||||
<vscale x 8 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x half> @intrinsic_vfncvt_mask_f.x.w_nxv8f16_nxv8i32(<vscale x 8 x half> %0, <vscale x 8 x i32> %1, <vscale x 8 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.x.w_nxv8f16_nxv8i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m2,tu,mu
|
||||
; CHECK: vfncvt.f.x.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x half> @llvm.riscv.vfncvt.f.x.w.mask.nxv8f16.nxv8i32(
|
||||
<vscale x 8 x half> %0,
|
||||
<vscale x 8 x i32> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 8 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x half> @llvm.riscv.vfncvt.f.x.w.nxv16f16.nxv16i32(
|
||||
<vscale x 16 x i32>,
|
||||
i32);
|
||||
|
||||
define <vscale x 16 x half> @intrinsic_vfncvt_f.x.w_nxv16f16_nxv16i32(<vscale x 16 x i32> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.x.w_nxv16f16_nxv16i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m4,ta,mu
|
||||
; CHECK: vfncvt.f.x.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 16 x half> @llvm.riscv.vfncvt.f.x.w.nxv16f16.nxv16i32(
|
||||
<vscale x 16 x i32> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 16 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x half> @llvm.riscv.vfncvt.f.x.w.mask.nxv16f16.nxv16i32(
|
||||
<vscale x 16 x half>,
|
||||
<vscale x 16 x i32>,
|
||||
<vscale x 16 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 16 x half> @intrinsic_vfncvt_mask_f.x.w_nxv16f16_nxv16i32(<vscale x 16 x half> %0, <vscale x 16 x i32> %1, <vscale x 16 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.x.w_nxv16f16_nxv16i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m4,tu,mu
|
||||
; CHECK: vfncvt.f.x.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 16 x half> @llvm.riscv.vfncvt.f.x.w.mask.nxv16f16.nxv16i32(
|
||||
<vscale x 16 x half> %0,
|
||||
<vscale x 16 x i32> %1,
|
||||
<vscale x 16 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 16 x half> %a
|
||||
}
|
||||
|
|
@ -0,0 +1,325 @@
|
|||
; RUN: llc -mtriple=riscv64 -mattr=+experimental-v,+d,+experimental-zfh -verify-machineinstrs \
|
||||
; RUN: --riscv-no-aliases < %s | FileCheck %s
|
||||
declare <vscale x 1 x half> @llvm.riscv.vfncvt.f.x.w.nxv1f16.nxv1i32(
|
||||
<vscale x 1 x i32>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x half> @intrinsic_vfncvt_f.x.w_nxv1f16_nxv1i32(<vscale x 1 x i32> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.x.w_nxv1f16_nxv1i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf4,ta,mu
|
||||
; CHECK: vfncvt.f.x.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x half> @llvm.riscv.vfncvt.f.x.w.nxv1f16.nxv1i32(
|
||||
<vscale x 1 x i32> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 1 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x half> @llvm.riscv.vfncvt.f.x.w.mask.nxv1f16.nxv1i32(
|
||||
<vscale x 1 x half>,
|
||||
<vscale x 1 x i32>,
|
||||
<vscale x 1 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x half> @intrinsic_vfncvt_mask_f.x.w_nxv1f16_nxv1i32(<vscale x 1 x half> %0, <vscale x 1 x i32> %1, <vscale x 1 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.x.w_nxv1f16_nxv1i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf4,tu,mu
|
||||
; CHECK: vfncvt.f.x.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x half> @llvm.riscv.vfncvt.f.x.w.mask.nxv1f16.nxv1i32(
|
||||
<vscale x 1 x half> %0,
|
||||
<vscale x 1 x i32> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 1 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x half> @llvm.riscv.vfncvt.f.x.w.nxv2f16.nxv2i32(
|
||||
<vscale x 2 x i32>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x half> @intrinsic_vfncvt_f.x.w_nxv2f16_nxv2i32(<vscale x 2 x i32> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.x.w_nxv2f16_nxv2i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf2,ta,mu
|
||||
; CHECK: vfncvt.f.x.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x half> @llvm.riscv.vfncvt.f.x.w.nxv2f16.nxv2i32(
|
||||
<vscale x 2 x i32> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 2 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x half> @llvm.riscv.vfncvt.f.x.w.mask.nxv2f16.nxv2i32(
|
||||
<vscale x 2 x half>,
|
||||
<vscale x 2 x i32>,
|
||||
<vscale x 2 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x half> @intrinsic_vfncvt_mask_f.x.w_nxv2f16_nxv2i32(<vscale x 2 x half> %0, <vscale x 2 x i32> %1, <vscale x 2 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.x.w_nxv2f16_nxv2i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf2,tu,mu
|
||||
; CHECK: vfncvt.f.x.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x half> @llvm.riscv.vfncvt.f.x.w.mask.nxv2f16.nxv2i32(
|
||||
<vscale x 2 x half> %0,
|
||||
<vscale x 2 x i32> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 2 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x half> @llvm.riscv.vfncvt.f.x.w.nxv4f16.nxv4i32(
|
||||
<vscale x 4 x i32>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x half> @intrinsic_vfncvt_f.x.w_nxv4f16_nxv4i32(<vscale x 4 x i32> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.x.w_nxv4f16_nxv4i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m1,ta,mu
|
||||
; CHECK: vfncvt.f.x.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x half> @llvm.riscv.vfncvt.f.x.w.nxv4f16.nxv4i32(
|
||||
<vscale x 4 x i32> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 4 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x half> @llvm.riscv.vfncvt.f.x.w.mask.nxv4f16.nxv4i32(
|
||||
<vscale x 4 x half>,
|
||||
<vscale x 4 x i32>,
|
||||
<vscale x 4 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x half> @intrinsic_vfncvt_mask_f.x.w_nxv4f16_nxv4i32(<vscale x 4 x half> %0, <vscale x 4 x i32> %1, <vscale x 4 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.x.w_nxv4f16_nxv4i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m1,tu,mu
|
||||
; CHECK: vfncvt.f.x.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x half> @llvm.riscv.vfncvt.f.x.w.mask.nxv4f16.nxv4i32(
|
||||
<vscale x 4 x half> %0,
|
||||
<vscale x 4 x i32> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 4 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x half> @llvm.riscv.vfncvt.f.x.w.nxv8f16.nxv8i32(
|
||||
<vscale x 8 x i32>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x half> @intrinsic_vfncvt_f.x.w_nxv8f16_nxv8i32(<vscale x 8 x i32> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.x.w_nxv8f16_nxv8i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m2,ta,mu
|
||||
; CHECK: vfncvt.f.x.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x half> @llvm.riscv.vfncvt.f.x.w.nxv8f16.nxv8i32(
|
||||
<vscale x 8 x i32> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 8 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x half> @llvm.riscv.vfncvt.f.x.w.mask.nxv8f16.nxv8i32(
|
||||
<vscale x 8 x half>,
|
||||
<vscale x 8 x i32>,
|
||||
<vscale x 8 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x half> @intrinsic_vfncvt_mask_f.x.w_nxv8f16_nxv8i32(<vscale x 8 x half> %0, <vscale x 8 x i32> %1, <vscale x 8 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.x.w_nxv8f16_nxv8i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m2,tu,mu
|
||||
; CHECK: vfncvt.f.x.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x half> @llvm.riscv.vfncvt.f.x.w.mask.nxv8f16.nxv8i32(
|
||||
<vscale x 8 x half> %0,
|
||||
<vscale x 8 x i32> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 8 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x half> @llvm.riscv.vfncvt.f.x.w.nxv16f16.nxv16i32(
|
||||
<vscale x 16 x i32>,
|
||||
i64);
|
||||
|
||||
define <vscale x 16 x half> @intrinsic_vfncvt_f.x.w_nxv16f16_nxv16i32(<vscale x 16 x i32> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.x.w_nxv16f16_nxv16i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m4,ta,mu
|
||||
; CHECK: vfncvt.f.x.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 16 x half> @llvm.riscv.vfncvt.f.x.w.nxv16f16.nxv16i32(
|
||||
<vscale x 16 x i32> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 16 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x half> @llvm.riscv.vfncvt.f.x.w.mask.nxv16f16.nxv16i32(
|
||||
<vscale x 16 x half>,
|
||||
<vscale x 16 x i32>,
|
||||
<vscale x 16 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 16 x half> @intrinsic_vfncvt_mask_f.x.w_nxv16f16_nxv16i32(<vscale x 16 x half> %0, <vscale x 16 x i32> %1, <vscale x 16 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.x.w_nxv16f16_nxv16i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m4,tu,mu
|
||||
; CHECK: vfncvt.f.x.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 16 x half> @llvm.riscv.vfncvt.f.x.w.mask.nxv16f16.nxv16i32(
|
||||
<vscale x 16 x half> %0,
|
||||
<vscale x 16 x i32> %1,
|
||||
<vscale x 16 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 16 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x float> @llvm.riscv.vfncvt.f.x.w.nxv1f32.nxv1i64(
|
||||
<vscale x 1 x i64>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x float> @intrinsic_vfncvt_f.x.w_nxv1f32_nxv1i64(<vscale x 1 x i64> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.x.w_nxv1f32_nxv1i64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,mf2,ta,mu
|
||||
; CHECK: vfncvt.f.x.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x float> @llvm.riscv.vfncvt.f.x.w.nxv1f32.nxv1i64(
|
||||
<vscale x 1 x i64> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 1 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x float> @llvm.riscv.vfncvt.f.x.w.mask.nxv1f32.nxv1i64(
|
||||
<vscale x 1 x float>,
|
||||
<vscale x 1 x i64>,
|
||||
<vscale x 1 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x float> @intrinsic_vfncvt_mask_f.x.w_nxv1f32_nxv1i64(<vscale x 1 x float> %0, <vscale x 1 x i64> %1, <vscale x 1 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.x.w_nxv1f32_nxv1i64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,mf2,tu,mu
|
||||
; CHECK: vfncvt.f.x.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x float> @llvm.riscv.vfncvt.f.x.w.mask.nxv1f32.nxv1i64(
|
||||
<vscale x 1 x float> %0,
|
||||
<vscale x 1 x i64> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 1 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x float> @llvm.riscv.vfncvt.f.x.w.nxv2f32.nxv2i64(
|
||||
<vscale x 2 x i64>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x float> @intrinsic_vfncvt_f.x.w_nxv2f32_nxv2i64(<vscale x 2 x i64> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.x.w_nxv2f32_nxv2i64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m1,ta,mu
|
||||
; CHECK: vfncvt.f.x.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x float> @llvm.riscv.vfncvt.f.x.w.nxv2f32.nxv2i64(
|
||||
<vscale x 2 x i64> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 2 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x float> @llvm.riscv.vfncvt.f.x.w.mask.nxv2f32.nxv2i64(
|
||||
<vscale x 2 x float>,
|
||||
<vscale x 2 x i64>,
|
||||
<vscale x 2 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x float> @intrinsic_vfncvt_mask_f.x.w_nxv2f32_nxv2i64(<vscale x 2 x float> %0, <vscale x 2 x i64> %1, <vscale x 2 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.x.w_nxv2f32_nxv2i64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m1,tu,mu
|
||||
; CHECK: vfncvt.f.x.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x float> @llvm.riscv.vfncvt.f.x.w.mask.nxv2f32.nxv2i64(
|
||||
<vscale x 2 x float> %0,
|
||||
<vscale x 2 x i64> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 2 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x float> @llvm.riscv.vfncvt.f.x.w.nxv4f32.nxv4i64(
|
||||
<vscale x 4 x i64>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x float> @intrinsic_vfncvt_f.x.w_nxv4f32_nxv4i64(<vscale x 4 x i64> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.x.w_nxv4f32_nxv4i64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m2,ta,mu
|
||||
; CHECK: vfncvt.f.x.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x float> @llvm.riscv.vfncvt.f.x.w.nxv4f32.nxv4i64(
|
||||
<vscale x 4 x i64> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 4 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x float> @llvm.riscv.vfncvt.f.x.w.mask.nxv4f32.nxv4i64(
|
||||
<vscale x 4 x float>,
|
||||
<vscale x 4 x i64>,
|
||||
<vscale x 4 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x float> @intrinsic_vfncvt_mask_f.x.w_nxv4f32_nxv4i64(<vscale x 4 x float> %0, <vscale x 4 x i64> %1, <vscale x 4 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.x.w_nxv4f32_nxv4i64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m2,tu,mu
|
||||
; CHECK: vfncvt.f.x.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x float> @llvm.riscv.vfncvt.f.x.w.mask.nxv4f32.nxv4i64(
|
||||
<vscale x 4 x float> %0,
|
||||
<vscale x 4 x i64> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 4 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x float> @llvm.riscv.vfncvt.f.x.w.nxv8f32.nxv8i64(
|
||||
<vscale x 8 x i64>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x float> @intrinsic_vfncvt_f.x.w_nxv8f32_nxv8i64(<vscale x 8 x i64> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.x.w_nxv8f32_nxv8i64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m4,ta,mu
|
||||
; CHECK: vfncvt.f.x.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x float> @llvm.riscv.vfncvt.f.x.w.nxv8f32.nxv8i64(
|
||||
<vscale x 8 x i64> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 8 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x float> @llvm.riscv.vfncvt.f.x.w.mask.nxv8f32.nxv8i64(
|
||||
<vscale x 8 x float>,
|
||||
<vscale x 8 x i64>,
|
||||
<vscale x 8 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x float> @intrinsic_vfncvt_mask_f.x.w_nxv8f32_nxv8i64(<vscale x 8 x float> %0, <vscale x 8 x i64> %1, <vscale x 8 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.x.w_nxv8f32_nxv8i64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m4,tu,mu
|
||||
; CHECK: vfncvt.f.x.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x float> @llvm.riscv.vfncvt.f.x.w.mask.nxv8f32.nxv8i64(
|
||||
<vscale x 8 x float> %0,
|
||||
<vscale x 8 x i64> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 8 x float> %a
|
||||
}
|
||||
|
|
@ -0,0 +1,181 @@
|
|||
; RUN: llc -mtriple=riscv32 -mattr=+experimental-v,+f,+experimental-zfh -verify-machineinstrs \
|
||||
; RUN: --riscv-no-aliases < %s | FileCheck %s
|
||||
declare <vscale x 1 x half> @llvm.riscv.vfncvt.f.xu.w.nxv1f16.nxv1i32(
|
||||
<vscale x 1 x i32>,
|
||||
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|
||||
|
||||
define <vscale x 1 x half> @intrinsic_vfncvt_f.xu.w_nxv1f16_nxv1i32(<vscale x 1 x i32> %0, i32 %1) nounwind {
|
||||
entry:
|
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; CHECK-LABEL: intrinsic_vfncvt_f.xu.w_nxv1f16_nxv1i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf4,ta,mu
|
||||
; CHECK: vfncvt.f.xu.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x half> @llvm.riscv.vfncvt.f.xu.w.nxv1f16.nxv1i32(
|
||||
<vscale x 1 x i32> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 1 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x half> @llvm.riscv.vfncvt.f.xu.w.mask.nxv1f16.nxv1i32(
|
||||
<vscale x 1 x half>,
|
||||
<vscale x 1 x i32>,
|
||||
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|
||||
i32);
|
||||
|
||||
define <vscale x 1 x half> @intrinsic_vfncvt_mask_f.xu.w_nxv1f16_nxv1i32(<vscale x 1 x half> %0, <vscale x 1 x i32> %1, <vscale x 1 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.xu.w_nxv1f16_nxv1i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf4,tu,mu
|
||||
; CHECK: vfncvt.f.xu.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x half> @llvm.riscv.vfncvt.f.xu.w.mask.nxv1f16.nxv1i32(
|
||||
<vscale x 1 x half> %0,
|
||||
<vscale x 1 x i32> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 1 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x half> @llvm.riscv.vfncvt.f.xu.w.nxv2f16.nxv2i32(
|
||||
<vscale x 2 x i32>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x half> @intrinsic_vfncvt_f.xu.w_nxv2f16_nxv2i32(<vscale x 2 x i32> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.xu.w_nxv2f16_nxv2i32
|
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|
||||
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|
||||
%a = call <vscale x 2 x half> @llvm.riscv.vfncvt.f.xu.w.nxv2f16.nxv2i32(
|
||||
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|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 2 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x half> @llvm.riscv.vfncvt.f.xu.w.mask.nxv2f16.nxv2i32(
|
||||
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|
||||
<vscale x 2 x i32>,
|
||||
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|
||||
i32);
|
||||
|
||||
define <vscale x 2 x half> @intrinsic_vfncvt_mask_f.xu.w_nxv2f16_nxv2i32(<vscale x 2 x half> %0, <vscale x 2 x i32> %1, <vscale x 2 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.xu.w_nxv2f16_nxv2i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf2,tu,mu
|
||||
; CHECK: vfncvt.f.xu.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
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|
||||
<vscale x 2 x half> %0,
|
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<vscale x 2 x i32> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 2 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x half> @llvm.riscv.vfncvt.f.xu.w.nxv4f16.nxv4i32(
|
||||
<vscale x 4 x i32>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x half> @intrinsic_vfncvt_f.xu.w_nxv4f16_nxv4i32(<vscale x 4 x i32> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.xu.w_nxv4f16_nxv4i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m1,ta,mu
|
||||
; CHECK: vfncvt.f.xu.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x half> @llvm.riscv.vfncvt.f.xu.w.nxv4f16.nxv4i32(
|
||||
<vscale x 4 x i32> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 4 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x half> @llvm.riscv.vfncvt.f.xu.w.mask.nxv4f16.nxv4i32(
|
||||
<vscale x 4 x half>,
|
||||
<vscale x 4 x i32>,
|
||||
<vscale x 4 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x half> @intrinsic_vfncvt_mask_f.xu.w_nxv4f16_nxv4i32(<vscale x 4 x half> %0, <vscale x 4 x i32> %1, <vscale x 4 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.xu.w_nxv4f16_nxv4i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m1,tu,mu
|
||||
; CHECK: vfncvt.f.xu.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x half> @llvm.riscv.vfncvt.f.xu.w.mask.nxv4f16.nxv4i32(
|
||||
<vscale x 4 x half> %0,
|
||||
<vscale x 4 x i32> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 4 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x half> @llvm.riscv.vfncvt.f.xu.w.nxv8f16.nxv8i32(
|
||||
<vscale x 8 x i32>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x half> @intrinsic_vfncvt_f.xu.w_nxv8f16_nxv8i32(<vscale x 8 x i32> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.xu.w_nxv8f16_nxv8i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m2,ta,mu
|
||||
; CHECK: vfncvt.f.xu.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x half> @llvm.riscv.vfncvt.f.xu.w.nxv8f16.nxv8i32(
|
||||
<vscale x 8 x i32> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 8 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x half> @llvm.riscv.vfncvt.f.xu.w.mask.nxv8f16.nxv8i32(
|
||||
<vscale x 8 x half>,
|
||||
<vscale x 8 x i32>,
|
||||
<vscale x 8 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x half> @intrinsic_vfncvt_mask_f.xu.w_nxv8f16_nxv8i32(<vscale x 8 x half> %0, <vscale x 8 x i32> %1, <vscale x 8 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.xu.w_nxv8f16_nxv8i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m2,tu,mu
|
||||
; CHECK: vfncvt.f.xu.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x half> @llvm.riscv.vfncvt.f.xu.w.mask.nxv8f16.nxv8i32(
|
||||
<vscale x 8 x half> %0,
|
||||
<vscale x 8 x i32> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 8 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x half> @llvm.riscv.vfncvt.f.xu.w.nxv16f16.nxv16i32(
|
||||
<vscale x 16 x i32>,
|
||||
i32);
|
||||
|
||||
define <vscale x 16 x half> @intrinsic_vfncvt_f.xu.w_nxv16f16_nxv16i32(<vscale x 16 x i32> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.xu.w_nxv16f16_nxv16i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m4,ta,mu
|
||||
; CHECK: vfncvt.f.xu.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 16 x half> @llvm.riscv.vfncvt.f.xu.w.nxv16f16.nxv16i32(
|
||||
<vscale x 16 x i32> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 16 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x half> @llvm.riscv.vfncvt.f.xu.w.mask.nxv16f16.nxv16i32(
|
||||
<vscale x 16 x half>,
|
||||
<vscale x 16 x i32>,
|
||||
<vscale x 16 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 16 x half> @intrinsic_vfncvt_mask_f.xu.w_nxv16f16_nxv16i32(<vscale x 16 x half> %0, <vscale x 16 x i32> %1, <vscale x 16 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.xu.w_nxv16f16_nxv16i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m4,tu,mu
|
||||
; CHECK: vfncvt.f.xu.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 16 x half> @llvm.riscv.vfncvt.f.xu.w.mask.nxv16f16.nxv16i32(
|
||||
<vscale x 16 x half> %0,
|
||||
<vscale x 16 x i32> %1,
|
||||
<vscale x 16 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 16 x half> %a
|
||||
}
|
||||
|
|
@ -0,0 +1,325 @@
|
|||
; RUN: llc -mtriple=riscv64 -mattr=+experimental-v,+d,+experimental-zfh -verify-machineinstrs \
|
||||
; RUN: --riscv-no-aliases < %s | FileCheck %s
|
||||
declare <vscale x 1 x half> @llvm.riscv.vfncvt.f.xu.w.nxv1f16.nxv1i32(
|
||||
<vscale x 1 x i32>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x half> @intrinsic_vfncvt_f.xu.w_nxv1f16_nxv1i32(<vscale x 1 x i32> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.xu.w_nxv1f16_nxv1i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf4,ta,mu
|
||||
; CHECK: vfncvt.f.xu.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x half> @llvm.riscv.vfncvt.f.xu.w.nxv1f16.nxv1i32(
|
||||
<vscale x 1 x i32> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 1 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x half> @llvm.riscv.vfncvt.f.xu.w.mask.nxv1f16.nxv1i32(
|
||||
<vscale x 1 x half>,
|
||||
<vscale x 1 x i32>,
|
||||
<vscale x 1 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x half> @intrinsic_vfncvt_mask_f.xu.w_nxv1f16_nxv1i32(<vscale x 1 x half> %0, <vscale x 1 x i32> %1, <vscale x 1 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.xu.w_nxv1f16_nxv1i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf4,tu,mu
|
||||
; CHECK: vfncvt.f.xu.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x half> @llvm.riscv.vfncvt.f.xu.w.mask.nxv1f16.nxv1i32(
|
||||
<vscale x 1 x half> %0,
|
||||
<vscale x 1 x i32> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 1 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x half> @llvm.riscv.vfncvt.f.xu.w.nxv2f16.nxv2i32(
|
||||
<vscale x 2 x i32>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x half> @intrinsic_vfncvt_f.xu.w_nxv2f16_nxv2i32(<vscale x 2 x i32> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.xu.w_nxv2f16_nxv2i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf2,ta,mu
|
||||
; CHECK: vfncvt.f.xu.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x half> @llvm.riscv.vfncvt.f.xu.w.nxv2f16.nxv2i32(
|
||||
<vscale x 2 x i32> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 2 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x half> @llvm.riscv.vfncvt.f.xu.w.mask.nxv2f16.nxv2i32(
|
||||
<vscale x 2 x half>,
|
||||
<vscale x 2 x i32>,
|
||||
<vscale x 2 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x half> @intrinsic_vfncvt_mask_f.xu.w_nxv2f16_nxv2i32(<vscale x 2 x half> %0, <vscale x 2 x i32> %1, <vscale x 2 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.xu.w_nxv2f16_nxv2i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf2,tu,mu
|
||||
; CHECK: vfncvt.f.xu.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x half> @llvm.riscv.vfncvt.f.xu.w.mask.nxv2f16.nxv2i32(
|
||||
<vscale x 2 x half> %0,
|
||||
<vscale x 2 x i32> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 2 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x half> @llvm.riscv.vfncvt.f.xu.w.nxv4f16.nxv4i32(
|
||||
<vscale x 4 x i32>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x half> @intrinsic_vfncvt_f.xu.w_nxv4f16_nxv4i32(<vscale x 4 x i32> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.xu.w_nxv4f16_nxv4i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m1,ta,mu
|
||||
; CHECK: vfncvt.f.xu.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x half> @llvm.riscv.vfncvt.f.xu.w.nxv4f16.nxv4i32(
|
||||
<vscale x 4 x i32> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 4 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x half> @llvm.riscv.vfncvt.f.xu.w.mask.nxv4f16.nxv4i32(
|
||||
<vscale x 4 x half>,
|
||||
<vscale x 4 x i32>,
|
||||
<vscale x 4 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x half> @intrinsic_vfncvt_mask_f.xu.w_nxv4f16_nxv4i32(<vscale x 4 x half> %0, <vscale x 4 x i32> %1, <vscale x 4 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.xu.w_nxv4f16_nxv4i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m1,tu,mu
|
||||
; CHECK: vfncvt.f.xu.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x half> @llvm.riscv.vfncvt.f.xu.w.mask.nxv4f16.nxv4i32(
|
||||
<vscale x 4 x half> %0,
|
||||
<vscale x 4 x i32> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 4 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x half> @llvm.riscv.vfncvt.f.xu.w.nxv8f16.nxv8i32(
|
||||
<vscale x 8 x i32>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x half> @intrinsic_vfncvt_f.xu.w_nxv8f16_nxv8i32(<vscale x 8 x i32> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.xu.w_nxv8f16_nxv8i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m2,ta,mu
|
||||
; CHECK: vfncvt.f.xu.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x half> @llvm.riscv.vfncvt.f.xu.w.nxv8f16.nxv8i32(
|
||||
<vscale x 8 x i32> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 8 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x half> @llvm.riscv.vfncvt.f.xu.w.mask.nxv8f16.nxv8i32(
|
||||
<vscale x 8 x half>,
|
||||
<vscale x 8 x i32>,
|
||||
<vscale x 8 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x half> @intrinsic_vfncvt_mask_f.xu.w_nxv8f16_nxv8i32(<vscale x 8 x half> %0, <vscale x 8 x i32> %1, <vscale x 8 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.xu.w_nxv8f16_nxv8i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m2,tu,mu
|
||||
; CHECK: vfncvt.f.xu.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x half> @llvm.riscv.vfncvt.f.xu.w.mask.nxv8f16.nxv8i32(
|
||||
<vscale x 8 x half> %0,
|
||||
<vscale x 8 x i32> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 8 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x half> @llvm.riscv.vfncvt.f.xu.w.nxv16f16.nxv16i32(
|
||||
<vscale x 16 x i32>,
|
||||
i64);
|
||||
|
||||
define <vscale x 16 x half> @intrinsic_vfncvt_f.xu.w_nxv16f16_nxv16i32(<vscale x 16 x i32> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.xu.w_nxv16f16_nxv16i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m4,ta,mu
|
||||
; CHECK: vfncvt.f.xu.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 16 x half> @llvm.riscv.vfncvt.f.xu.w.nxv16f16.nxv16i32(
|
||||
<vscale x 16 x i32> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 16 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x half> @llvm.riscv.vfncvt.f.xu.w.mask.nxv16f16.nxv16i32(
|
||||
<vscale x 16 x half>,
|
||||
<vscale x 16 x i32>,
|
||||
<vscale x 16 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 16 x half> @intrinsic_vfncvt_mask_f.xu.w_nxv16f16_nxv16i32(<vscale x 16 x half> %0, <vscale x 16 x i32> %1, <vscale x 16 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.xu.w_nxv16f16_nxv16i32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m4,tu,mu
|
||||
; CHECK: vfncvt.f.xu.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 16 x half> @llvm.riscv.vfncvt.f.xu.w.mask.nxv16f16.nxv16i32(
|
||||
<vscale x 16 x half> %0,
|
||||
<vscale x 16 x i32> %1,
|
||||
<vscale x 16 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 16 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x float> @llvm.riscv.vfncvt.f.xu.w.nxv1f32.nxv1i64(
|
||||
<vscale x 1 x i64>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x float> @intrinsic_vfncvt_f.xu.w_nxv1f32_nxv1i64(<vscale x 1 x i64> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.xu.w_nxv1f32_nxv1i64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,mf2,ta,mu
|
||||
; CHECK: vfncvt.f.xu.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x float> @llvm.riscv.vfncvt.f.xu.w.nxv1f32.nxv1i64(
|
||||
<vscale x 1 x i64> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 1 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x float> @llvm.riscv.vfncvt.f.xu.w.mask.nxv1f32.nxv1i64(
|
||||
<vscale x 1 x float>,
|
||||
<vscale x 1 x i64>,
|
||||
<vscale x 1 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x float> @intrinsic_vfncvt_mask_f.xu.w_nxv1f32_nxv1i64(<vscale x 1 x float> %0, <vscale x 1 x i64> %1, <vscale x 1 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.xu.w_nxv1f32_nxv1i64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,mf2,tu,mu
|
||||
; CHECK: vfncvt.f.xu.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x float> @llvm.riscv.vfncvt.f.xu.w.mask.nxv1f32.nxv1i64(
|
||||
<vscale x 1 x float> %0,
|
||||
<vscale x 1 x i64> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 1 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x float> @llvm.riscv.vfncvt.f.xu.w.nxv2f32.nxv2i64(
|
||||
<vscale x 2 x i64>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x float> @intrinsic_vfncvt_f.xu.w_nxv2f32_nxv2i64(<vscale x 2 x i64> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.xu.w_nxv2f32_nxv2i64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m1,ta,mu
|
||||
; CHECK: vfncvt.f.xu.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x float> @llvm.riscv.vfncvt.f.xu.w.nxv2f32.nxv2i64(
|
||||
<vscale x 2 x i64> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 2 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x float> @llvm.riscv.vfncvt.f.xu.w.mask.nxv2f32.nxv2i64(
|
||||
<vscale x 2 x float>,
|
||||
<vscale x 2 x i64>,
|
||||
<vscale x 2 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x float> @intrinsic_vfncvt_mask_f.xu.w_nxv2f32_nxv2i64(<vscale x 2 x float> %0, <vscale x 2 x i64> %1, <vscale x 2 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.xu.w_nxv2f32_nxv2i64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m1,tu,mu
|
||||
; CHECK: vfncvt.f.xu.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x float> @llvm.riscv.vfncvt.f.xu.w.mask.nxv2f32.nxv2i64(
|
||||
<vscale x 2 x float> %0,
|
||||
<vscale x 2 x i64> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 2 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x float> @llvm.riscv.vfncvt.f.xu.w.nxv4f32.nxv4i64(
|
||||
<vscale x 4 x i64>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x float> @intrinsic_vfncvt_f.xu.w_nxv4f32_nxv4i64(<vscale x 4 x i64> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.xu.w_nxv4f32_nxv4i64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m2,ta,mu
|
||||
; CHECK: vfncvt.f.xu.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x float> @llvm.riscv.vfncvt.f.xu.w.nxv4f32.nxv4i64(
|
||||
<vscale x 4 x i64> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 4 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x float> @llvm.riscv.vfncvt.f.xu.w.mask.nxv4f32.nxv4i64(
|
||||
<vscale x 4 x float>,
|
||||
<vscale x 4 x i64>,
|
||||
<vscale x 4 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x float> @intrinsic_vfncvt_mask_f.xu.w_nxv4f32_nxv4i64(<vscale x 4 x float> %0, <vscale x 4 x i64> %1, <vscale x 4 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.xu.w_nxv4f32_nxv4i64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m2,tu,mu
|
||||
; CHECK: vfncvt.f.xu.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x float> @llvm.riscv.vfncvt.f.xu.w.mask.nxv4f32.nxv4i64(
|
||||
<vscale x 4 x float> %0,
|
||||
<vscale x 4 x i64> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 4 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x float> @llvm.riscv.vfncvt.f.xu.w.nxv8f32.nxv8i64(
|
||||
<vscale x 8 x i64>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x float> @intrinsic_vfncvt_f.xu.w_nxv8f32_nxv8i64(<vscale x 8 x i64> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_f.xu.w_nxv8f32_nxv8i64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m4,ta,mu
|
||||
; CHECK: vfncvt.f.xu.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x float> @llvm.riscv.vfncvt.f.xu.w.nxv8f32.nxv8i64(
|
||||
<vscale x 8 x i64> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 8 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x float> @llvm.riscv.vfncvt.f.xu.w.mask.nxv8f32.nxv8i64(
|
||||
<vscale x 8 x float>,
|
||||
<vscale x 8 x i64>,
|
||||
<vscale x 8 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x float> @intrinsic_vfncvt_mask_f.xu.w_nxv8f32_nxv8i64(<vscale x 8 x float> %0, <vscale x 8 x i64> %1, <vscale x 8 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_f.xu.w_nxv8f32_nxv8i64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m4,tu,mu
|
||||
; CHECK: vfncvt.f.xu.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x float> @llvm.riscv.vfncvt.f.xu.w.mask.nxv8f32.nxv8i64(
|
||||
<vscale x 8 x float> %0,
|
||||
<vscale x 8 x i64> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 8 x float> %a
|
||||
}
|
||||
|
|
@ -0,0 +1,325 @@
|
|||
; RUN: llc -mtriple=riscv32 -mattr=+experimental-v,+d,+experimental-zfh -verify-machineinstrs \
|
||||
; RUN: --riscv-no-aliases < %s | FileCheck %s
|
||||
declare <vscale x 1 x half> @llvm.riscv.vfncvt.rod.f.f.w.nxv1f16.nxv1f32(
|
||||
<vscale x 1 x float>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x half> @intrinsic_vfncvt_rod.f.f.w_nxv1f16_nxv1f32(<vscale x 1 x float> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rod.f.f.w_nxv1f16_nxv1f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf4,ta,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x half> @llvm.riscv.vfncvt.rod.f.f.w.nxv1f16.nxv1f32(
|
||||
<vscale x 1 x float> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 1 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x half> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv1f16.nxv1f32(
|
||||
<vscale x 1 x half>,
|
||||
<vscale x 1 x float>,
|
||||
<vscale x 1 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x half> @intrinsic_vfncvt_mask_rod.f.f.w_nxv1f16_nxv1f32(<vscale x 1 x half> %0, <vscale x 1 x float> %1, <vscale x 1 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rod.f.f.w_nxv1f16_nxv1f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf4,tu,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x half> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv1f16.nxv1f32(
|
||||
<vscale x 1 x half> %0,
|
||||
<vscale x 1 x float> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 1 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x half> @llvm.riscv.vfncvt.rod.f.f.w.nxv2f16.nxv2f32(
|
||||
<vscale x 2 x float>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x half> @intrinsic_vfncvt_rod.f.f.w_nxv2f16_nxv2f32(<vscale x 2 x float> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rod.f.f.w_nxv2f16_nxv2f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf2,ta,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x half> @llvm.riscv.vfncvt.rod.f.f.w.nxv2f16.nxv2f32(
|
||||
<vscale x 2 x float> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 2 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x half> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv2f16.nxv2f32(
|
||||
<vscale x 2 x half>,
|
||||
<vscale x 2 x float>,
|
||||
<vscale x 2 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x half> @intrinsic_vfncvt_mask_rod.f.f.w_nxv2f16_nxv2f32(<vscale x 2 x half> %0, <vscale x 2 x float> %1, <vscale x 2 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rod.f.f.w_nxv2f16_nxv2f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf2,tu,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x half> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv2f16.nxv2f32(
|
||||
<vscale x 2 x half> %0,
|
||||
<vscale x 2 x float> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 2 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x half> @llvm.riscv.vfncvt.rod.f.f.w.nxv4f16.nxv4f32(
|
||||
<vscale x 4 x float>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x half> @intrinsic_vfncvt_rod.f.f.w_nxv4f16_nxv4f32(<vscale x 4 x float> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rod.f.f.w_nxv4f16_nxv4f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m1,ta,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x half> @llvm.riscv.vfncvt.rod.f.f.w.nxv4f16.nxv4f32(
|
||||
<vscale x 4 x float> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 4 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x half> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv4f16.nxv4f32(
|
||||
<vscale x 4 x half>,
|
||||
<vscale x 4 x float>,
|
||||
<vscale x 4 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x half> @intrinsic_vfncvt_mask_rod.f.f.w_nxv4f16_nxv4f32(<vscale x 4 x half> %0, <vscale x 4 x float> %1, <vscale x 4 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rod.f.f.w_nxv4f16_nxv4f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m1,tu,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x half> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv4f16.nxv4f32(
|
||||
<vscale x 4 x half> %0,
|
||||
<vscale x 4 x float> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 4 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x half> @llvm.riscv.vfncvt.rod.f.f.w.nxv8f16.nxv8f32(
|
||||
<vscale x 8 x float>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x half> @intrinsic_vfncvt_rod.f.f.w_nxv8f16_nxv8f32(<vscale x 8 x float> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rod.f.f.w_nxv8f16_nxv8f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m2,ta,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x half> @llvm.riscv.vfncvt.rod.f.f.w.nxv8f16.nxv8f32(
|
||||
<vscale x 8 x float> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 8 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x half> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv8f16.nxv8f32(
|
||||
<vscale x 8 x half>,
|
||||
<vscale x 8 x float>,
|
||||
<vscale x 8 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x half> @intrinsic_vfncvt_mask_rod.f.f.w_nxv8f16_nxv8f32(<vscale x 8 x half> %0, <vscale x 8 x float> %1, <vscale x 8 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rod.f.f.w_nxv8f16_nxv8f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m2,tu,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x half> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv8f16.nxv8f32(
|
||||
<vscale x 8 x half> %0,
|
||||
<vscale x 8 x float> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 8 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x half> @llvm.riscv.vfncvt.rod.f.f.w.nxv16f16.nxv16f32(
|
||||
<vscale x 16 x float>,
|
||||
i32);
|
||||
|
||||
define <vscale x 16 x half> @intrinsic_vfncvt_rod.f.f.w_nxv16f16_nxv16f32(<vscale x 16 x float> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rod.f.f.w_nxv16f16_nxv16f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m4,ta,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 16 x half> @llvm.riscv.vfncvt.rod.f.f.w.nxv16f16.nxv16f32(
|
||||
<vscale x 16 x float> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 16 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x half> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv16f16.nxv16f32(
|
||||
<vscale x 16 x half>,
|
||||
<vscale x 16 x float>,
|
||||
<vscale x 16 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 16 x half> @intrinsic_vfncvt_mask_rod.f.f.w_nxv16f16_nxv16f32(<vscale x 16 x half> %0, <vscale x 16 x float> %1, <vscale x 16 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rod.f.f.w_nxv16f16_nxv16f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m4,tu,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 16 x half> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv16f16.nxv16f32(
|
||||
<vscale x 16 x half> %0,
|
||||
<vscale x 16 x float> %1,
|
||||
<vscale x 16 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 16 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x float> @llvm.riscv.vfncvt.rod.f.f.w.nxv1f32.nxv1f64(
|
||||
<vscale x 1 x double>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x float> @intrinsic_vfncvt_rod.f.f.w_nxv1f32_nxv1f64(<vscale x 1 x double> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rod.f.f.w_nxv1f32_nxv1f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,mf2,ta,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x float> @llvm.riscv.vfncvt.rod.f.f.w.nxv1f32.nxv1f64(
|
||||
<vscale x 1 x double> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 1 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x float> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv1f32.nxv1f64(
|
||||
<vscale x 1 x float>,
|
||||
<vscale x 1 x double>,
|
||||
<vscale x 1 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x float> @intrinsic_vfncvt_mask_rod.f.f.w_nxv1f32_nxv1f64(<vscale x 1 x float> %0, <vscale x 1 x double> %1, <vscale x 1 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rod.f.f.w_nxv1f32_nxv1f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,mf2,tu,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x float> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv1f32.nxv1f64(
|
||||
<vscale x 1 x float> %0,
|
||||
<vscale x 1 x double> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 1 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x float> @llvm.riscv.vfncvt.rod.f.f.w.nxv2f32.nxv2f64(
|
||||
<vscale x 2 x double>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x float> @intrinsic_vfncvt_rod.f.f.w_nxv2f32_nxv2f64(<vscale x 2 x double> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rod.f.f.w_nxv2f32_nxv2f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m1,ta,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x float> @llvm.riscv.vfncvt.rod.f.f.w.nxv2f32.nxv2f64(
|
||||
<vscale x 2 x double> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 2 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x float> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv2f32.nxv2f64(
|
||||
<vscale x 2 x float>,
|
||||
<vscale x 2 x double>,
|
||||
<vscale x 2 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x float> @intrinsic_vfncvt_mask_rod.f.f.w_nxv2f32_nxv2f64(<vscale x 2 x float> %0, <vscale x 2 x double> %1, <vscale x 2 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rod.f.f.w_nxv2f32_nxv2f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m1,tu,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x float> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv2f32.nxv2f64(
|
||||
<vscale x 2 x float> %0,
|
||||
<vscale x 2 x double> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 2 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x float> @llvm.riscv.vfncvt.rod.f.f.w.nxv4f32.nxv4f64(
|
||||
<vscale x 4 x double>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x float> @intrinsic_vfncvt_rod.f.f.w_nxv4f32_nxv4f64(<vscale x 4 x double> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rod.f.f.w_nxv4f32_nxv4f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m2,ta,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x float> @llvm.riscv.vfncvt.rod.f.f.w.nxv4f32.nxv4f64(
|
||||
<vscale x 4 x double> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 4 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x float> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv4f32.nxv4f64(
|
||||
<vscale x 4 x float>,
|
||||
<vscale x 4 x double>,
|
||||
<vscale x 4 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x float> @intrinsic_vfncvt_mask_rod.f.f.w_nxv4f32_nxv4f64(<vscale x 4 x float> %0, <vscale x 4 x double> %1, <vscale x 4 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rod.f.f.w_nxv4f32_nxv4f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m2,tu,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x float> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv4f32.nxv4f64(
|
||||
<vscale x 4 x float> %0,
|
||||
<vscale x 4 x double> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 4 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x float> @llvm.riscv.vfncvt.rod.f.f.w.nxv8f32.nxv8f64(
|
||||
<vscale x 8 x double>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x float> @intrinsic_vfncvt_rod.f.f.w_nxv8f32_nxv8f64(<vscale x 8 x double> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rod.f.f.w_nxv8f32_nxv8f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m4,ta,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x float> @llvm.riscv.vfncvt.rod.f.f.w.nxv8f32.nxv8f64(
|
||||
<vscale x 8 x double> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 8 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x float> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv8f32.nxv8f64(
|
||||
<vscale x 8 x float>,
|
||||
<vscale x 8 x double>,
|
||||
<vscale x 8 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x float> @intrinsic_vfncvt_mask_rod.f.f.w_nxv8f32_nxv8f64(<vscale x 8 x float> %0, <vscale x 8 x double> %1, <vscale x 8 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rod.f.f.w_nxv8f32_nxv8f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m4,tu,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x float> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv8f32.nxv8f64(
|
||||
<vscale x 8 x float> %0,
|
||||
<vscale x 8 x double> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 8 x float> %a
|
||||
}
|
||||
|
|
@ -0,0 +1,325 @@
|
|||
; RUN: llc -mtriple=riscv64 -mattr=+experimental-v,+d,+experimental-zfh -verify-machineinstrs \
|
||||
; RUN: --riscv-no-aliases < %s | FileCheck %s
|
||||
declare <vscale x 1 x half> @llvm.riscv.vfncvt.rod.f.f.w.nxv1f16.nxv1f32(
|
||||
<vscale x 1 x float>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x half> @intrinsic_vfncvt_rod.f.f.w_nxv1f16_nxv1f32(<vscale x 1 x float> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rod.f.f.w_nxv1f16_nxv1f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf4,ta,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x half> @llvm.riscv.vfncvt.rod.f.f.w.nxv1f16.nxv1f32(
|
||||
<vscale x 1 x float> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 1 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x half> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv1f16.nxv1f32(
|
||||
<vscale x 1 x half>,
|
||||
<vscale x 1 x float>,
|
||||
<vscale x 1 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x half> @intrinsic_vfncvt_mask_rod.f.f.w_nxv1f16_nxv1f32(<vscale x 1 x half> %0, <vscale x 1 x float> %1, <vscale x 1 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rod.f.f.w_nxv1f16_nxv1f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf4,tu,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x half> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv1f16.nxv1f32(
|
||||
<vscale x 1 x half> %0,
|
||||
<vscale x 1 x float> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 1 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x half> @llvm.riscv.vfncvt.rod.f.f.w.nxv2f16.nxv2f32(
|
||||
<vscale x 2 x float>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x half> @intrinsic_vfncvt_rod.f.f.w_nxv2f16_nxv2f32(<vscale x 2 x float> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rod.f.f.w_nxv2f16_nxv2f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf2,ta,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x half> @llvm.riscv.vfncvt.rod.f.f.w.nxv2f16.nxv2f32(
|
||||
<vscale x 2 x float> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 2 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x half> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv2f16.nxv2f32(
|
||||
<vscale x 2 x half>,
|
||||
<vscale x 2 x float>,
|
||||
<vscale x 2 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x half> @intrinsic_vfncvt_mask_rod.f.f.w_nxv2f16_nxv2f32(<vscale x 2 x half> %0, <vscale x 2 x float> %1, <vscale x 2 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rod.f.f.w_nxv2f16_nxv2f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf2,tu,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x half> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv2f16.nxv2f32(
|
||||
<vscale x 2 x half> %0,
|
||||
<vscale x 2 x float> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 2 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x half> @llvm.riscv.vfncvt.rod.f.f.w.nxv4f16.nxv4f32(
|
||||
<vscale x 4 x float>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x half> @intrinsic_vfncvt_rod.f.f.w_nxv4f16_nxv4f32(<vscale x 4 x float> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rod.f.f.w_nxv4f16_nxv4f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m1,ta,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x half> @llvm.riscv.vfncvt.rod.f.f.w.nxv4f16.nxv4f32(
|
||||
<vscale x 4 x float> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 4 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x half> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv4f16.nxv4f32(
|
||||
<vscale x 4 x half>,
|
||||
<vscale x 4 x float>,
|
||||
<vscale x 4 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x half> @intrinsic_vfncvt_mask_rod.f.f.w_nxv4f16_nxv4f32(<vscale x 4 x half> %0, <vscale x 4 x float> %1, <vscale x 4 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rod.f.f.w_nxv4f16_nxv4f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m1,tu,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x half> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv4f16.nxv4f32(
|
||||
<vscale x 4 x half> %0,
|
||||
<vscale x 4 x float> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 4 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x half> @llvm.riscv.vfncvt.rod.f.f.w.nxv8f16.nxv8f32(
|
||||
<vscale x 8 x float>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x half> @intrinsic_vfncvt_rod.f.f.w_nxv8f16_nxv8f32(<vscale x 8 x float> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rod.f.f.w_nxv8f16_nxv8f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m2,ta,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x half> @llvm.riscv.vfncvt.rod.f.f.w.nxv8f16.nxv8f32(
|
||||
<vscale x 8 x float> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 8 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x half> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv8f16.nxv8f32(
|
||||
<vscale x 8 x half>,
|
||||
<vscale x 8 x float>,
|
||||
<vscale x 8 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x half> @intrinsic_vfncvt_mask_rod.f.f.w_nxv8f16_nxv8f32(<vscale x 8 x half> %0, <vscale x 8 x float> %1, <vscale x 8 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rod.f.f.w_nxv8f16_nxv8f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m2,tu,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x half> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv8f16.nxv8f32(
|
||||
<vscale x 8 x half> %0,
|
||||
<vscale x 8 x float> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 8 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x half> @llvm.riscv.vfncvt.rod.f.f.w.nxv16f16.nxv16f32(
|
||||
<vscale x 16 x float>,
|
||||
i64);
|
||||
|
||||
define <vscale x 16 x half> @intrinsic_vfncvt_rod.f.f.w_nxv16f16_nxv16f32(<vscale x 16 x float> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rod.f.f.w_nxv16f16_nxv16f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m4,ta,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 16 x half> @llvm.riscv.vfncvt.rod.f.f.w.nxv16f16.nxv16f32(
|
||||
<vscale x 16 x float> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 16 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x half> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv16f16.nxv16f32(
|
||||
<vscale x 16 x half>,
|
||||
<vscale x 16 x float>,
|
||||
<vscale x 16 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 16 x half> @intrinsic_vfncvt_mask_rod.f.f.w_nxv16f16_nxv16f32(<vscale x 16 x half> %0, <vscale x 16 x float> %1, <vscale x 16 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rod.f.f.w_nxv16f16_nxv16f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m4,tu,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 16 x half> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv16f16.nxv16f32(
|
||||
<vscale x 16 x half> %0,
|
||||
<vscale x 16 x float> %1,
|
||||
<vscale x 16 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 16 x half> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x float> @llvm.riscv.vfncvt.rod.f.f.w.nxv1f32.nxv1f64(
|
||||
<vscale x 1 x double>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x float> @intrinsic_vfncvt_rod.f.f.w_nxv1f32_nxv1f64(<vscale x 1 x double> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rod.f.f.w_nxv1f32_nxv1f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,mf2,ta,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x float> @llvm.riscv.vfncvt.rod.f.f.w.nxv1f32.nxv1f64(
|
||||
<vscale x 1 x double> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 1 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x float> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv1f32.nxv1f64(
|
||||
<vscale x 1 x float>,
|
||||
<vscale x 1 x double>,
|
||||
<vscale x 1 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x float> @intrinsic_vfncvt_mask_rod.f.f.w_nxv1f32_nxv1f64(<vscale x 1 x float> %0, <vscale x 1 x double> %1, <vscale x 1 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rod.f.f.w_nxv1f32_nxv1f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,mf2,tu,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x float> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv1f32.nxv1f64(
|
||||
<vscale x 1 x float> %0,
|
||||
<vscale x 1 x double> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 1 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x float> @llvm.riscv.vfncvt.rod.f.f.w.nxv2f32.nxv2f64(
|
||||
<vscale x 2 x double>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x float> @intrinsic_vfncvt_rod.f.f.w_nxv2f32_nxv2f64(<vscale x 2 x double> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rod.f.f.w_nxv2f32_nxv2f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m1,ta,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x float> @llvm.riscv.vfncvt.rod.f.f.w.nxv2f32.nxv2f64(
|
||||
<vscale x 2 x double> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 2 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x float> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv2f32.nxv2f64(
|
||||
<vscale x 2 x float>,
|
||||
<vscale x 2 x double>,
|
||||
<vscale x 2 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x float> @intrinsic_vfncvt_mask_rod.f.f.w_nxv2f32_nxv2f64(<vscale x 2 x float> %0, <vscale x 2 x double> %1, <vscale x 2 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rod.f.f.w_nxv2f32_nxv2f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m1,tu,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x float> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv2f32.nxv2f64(
|
||||
<vscale x 2 x float> %0,
|
||||
<vscale x 2 x double> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 2 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x float> @llvm.riscv.vfncvt.rod.f.f.w.nxv4f32.nxv4f64(
|
||||
<vscale x 4 x double>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x float> @intrinsic_vfncvt_rod.f.f.w_nxv4f32_nxv4f64(<vscale x 4 x double> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rod.f.f.w_nxv4f32_nxv4f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m2,ta,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x float> @llvm.riscv.vfncvt.rod.f.f.w.nxv4f32.nxv4f64(
|
||||
<vscale x 4 x double> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 4 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x float> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv4f32.nxv4f64(
|
||||
<vscale x 4 x float>,
|
||||
<vscale x 4 x double>,
|
||||
<vscale x 4 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x float> @intrinsic_vfncvt_mask_rod.f.f.w_nxv4f32_nxv4f64(<vscale x 4 x float> %0, <vscale x 4 x double> %1, <vscale x 4 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rod.f.f.w_nxv4f32_nxv4f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m2,tu,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x float> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv4f32.nxv4f64(
|
||||
<vscale x 4 x float> %0,
|
||||
<vscale x 4 x double> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 4 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x float> @llvm.riscv.vfncvt.rod.f.f.w.nxv8f32.nxv8f64(
|
||||
<vscale x 8 x double>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x float> @intrinsic_vfncvt_rod.f.f.w_nxv8f32_nxv8f64(<vscale x 8 x double> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rod.f.f.w_nxv8f32_nxv8f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m4,ta,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x float> @llvm.riscv.vfncvt.rod.f.f.w.nxv8f32.nxv8f64(
|
||||
<vscale x 8 x double> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 8 x float> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x float> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv8f32.nxv8f64(
|
||||
<vscale x 8 x float>,
|
||||
<vscale x 8 x double>,
|
||||
<vscale x 8 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x float> @intrinsic_vfncvt_mask_rod.f.f.w_nxv8f32_nxv8f64(<vscale x 8 x float> %0, <vscale x 8 x double> %1, <vscale x 8 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rod.f.f.w_nxv8f32_nxv8f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m4,tu,mu
|
||||
; CHECK: vfncvt.rod.f.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x float> @llvm.riscv.vfncvt.rod.f.f.w.mask.nxv8f32.nxv8f64(
|
||||
<vscale x 8 x float> %0,
|
||||
<vscale x 8 x double> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 8 x float> %a
|
||||
}
|
||||
|
|
@ -0,0 +1,541 @@
|
|||
; RUN: llc -mtriple=riscv32 -mattr=+experimental-v,+d,+experimental-zfh -verify-machineinstrs \
|
||||
; RUN: --riscv-no-aliases < %s | FileCheck %s
|
||||
declare <vscale x 1 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.nxv1i8.nxv1f16(
|
||||
<vscale x 1 x half>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x i8> @intrinsic_vfncvt_rtz.x.f.w_nxv1i8_nxv1f16(<vscale x 1 x half> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.x.f.w_nxv1i8_nxv1f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf8,ta,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.nxv1i8.nxv1f16(
|
||||
<vscale x 1 x half> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 1 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv1i8.nxv1f16(
|
||||
<vscale x 1 x i8>,
|
||||
<vscale x 1 x half>,
|
||||
<vscale x 1 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x i8> @intrinsic_vfncvt_mask_rtz.x.f.w_nxv1i8_nxv1f16(<vscale x 1 x i8> %0, <vscale x 1 x half> %1, <vscale x 1 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.x.f.w_nxv1i8_nxv1f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf8,tu,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv1i8.nxv1f16(
|
||||
<vscale x 1 x i8> %0,
|
||||
<vscale x 1 x half> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 1 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.nxv2i8.nxv2f16(
|
||||
<vscale x 2 x half>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x i8> @intrinsic_vfncvt_rtz.x.f.w_nxv2i8_nxv2f16(<vscale x 2 x half> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.x.f.w_nxv2i8_nxv2f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf4,ta,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.nxv2i8.nxv2f16(
|
||||
<vscale x 2 x half> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 2 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv2i8.nxv2f16(
|
||||
<vscale x 2 x i8>,
|
||||
<vscale x 2 x half>,
|
||||
<vscale x 2 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x i8> @intrinsic_vfncvt_mask_rtz.x.f.w_nxv2i8_nxv2f16(<vscale x 2 x i8> %0, <vscale x 2 x half> %1, <vscale x 2 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.x.f.w_nxv2i8_nxv2f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf4,tu,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv2i8.nxv2f16(
|
||||
<vscale x 2 x i8> %0,
|
||||
<vscale x 2 x half> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 2 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.nxv4i8.nxv4f16(
|
||||
<vscale x 4 x half>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x i8> @intrinsic_vfncvt_rtz.x.f.w_nxv4i8_nxv4f16(<vscale x 4 x half> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.x.f.w_nxv4i8_nxv4f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf2,ta,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.nxv4i8.nxv4f16(
|
||||
<vscale x 4 x half> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 4 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv4i8.nxv4f16(
|
||||
<vscale x 4 x i8>,
|
||||
<vscale x 4 x half>,
|
||||
<vscale x 4 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x i8> @intrinsic_vfncvt_mask_rtz.x.f.w_nxv4i8_nxv4f16(<vscale x 4 x i8> %0, <vscale x 4 x half> %1, <vscale x 4 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.x.f.w_nxv4i8_nxv4f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf2,tu,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv4i8.nxv4f16(
|
||||
<vscale x 4 x i8> %0,
|
||||
<vscale x 4 x half> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 4 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.nxv8i8.nxv8f16(
|
||||
<vscale x 8 x half>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x i8> @intrinsic_vfncvt_rtz.x.f.w_nxv8i8_nxv8f16(<vscale x 8 x half> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.x.f.w_nxv8i8_nxv8f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m1,ta,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.nxv8i8.nxv8f16(
|
||||
<vscale x 8 x half> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 8 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv8i8.nxv8f16(
|
||||
<vscale x 8 x i8>,
|
||||
<vscale x 8 x half>,
|
||||
<vscale x 8 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x i8> @intrinsic_vfncvt_mask_rtz.x.f.w_nxv8i8_nxv8f16(<vscale x 8 x i8> %0, <vscale x 8 x half> %1, <vscale x 8 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.x.f.w_nxv8i8_nxv8f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m1,tu,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv8i8.nxv8f16(
|
||||
<vscale x 8 x i8> %0,
|
||||
<vscale x 8 x half> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 8 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.nxv16i8.nxv16f16(
|
||||
<vscale x 16 x half>,
|
||||
i32);
|
||||
|
||||
define <vscale x 16 x i8> @intrinsic_vfncvt_rtz.x.f.w_nxv16i8_nxv16f16(<vscale x 16 x half> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.x.f.w_nxv16i8_nxv16f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m2,ta,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 16 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.nxv16i8.nxv16f16(
|
||||
<vscale x 16 x half> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 16 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv16i8.nxv16f16(
|
||||
<vscale x 16 x i8>,
|
||||
<vscale x 16 x half>,
|
||||
<vscale x 16 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 16 x i8> @intrinsic_vfncvt_mask_rtz.x.f.w_nxv16i8_nxv16f16(<vscale x 16 x i8> %0, <vscale x 16 x half> %1, <vscale x 16 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.x.f.w_nxv16i8_nxv16f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m2,tu,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 16 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv16i8.nxv16f16(
|
||||
<vscale x 16 x i8> %0,
|
||||
<vscale x 16 x half> %1,
|
||||
<vscale x 16 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 16 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 32 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.nxv32i8.nxv32f16(
|
||||
<vscale x 32 x half>,
|
||||
i32);
|
||||
|
||||
define <vscale x 32 x i8> @intrinsic_vfncvt_rtz.x.f.w_nxv32i8_nxv32f16(<vscale x 32 x half> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.x.f.w_nxv32i8_nxv32f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m4,ta,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 32 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.nxv32i8.nxv32f16(
|
||||
<vscale x 32 x half> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 32 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 32 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv32i8.nxv32f16(
|
||||
<vscale x 32 x i8>,
|
||||
<vscale x 32 x half>,
|
||||
<vscale x 32 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 32 x i8> @intrinsic_vfncvt_mask_rtz.x.f.w_nxv32i8_nxv32f16(<vscale x 32 x i8> %0, <vscale x 32 x half> %1, <vscale x 32 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.x.f.w_nxv32i8_nxv32f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m4,tu,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 32 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv32i8.nxv32f16(
|
||||
<vscale x 32 x i8> %0,
|
||||
<vscale x 32 x half> %1,
|
||||
<vscale x 32 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 32 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.nxv1i16.nxv1f32(
|
||||
<vscale x 1 x float>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x i16> @intrinsic_vfncvt_rtz.x.f.w_nxv1i16_nxv1f32(<vscale x 1 x float> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.x.f.w_nxv1i16_nxv1f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf4,ta,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.nxv1i16.nxv1f32(
|
||||
<vscale x 1 x float> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 1 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv1i16.nxv1f32(
|
||||
<vscale x 1 x i16>,
|
||||
<vscale x 1 x float>,
|
||||
<vscale x 1 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x i16> @intrinsic_vfncvt_mask_rtz.x.f.w_nxv1i16_nxv1f32(<vscale x 1 x i16> %0, <vscale x 1 x float> %1, <vscale x 1 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.x.f.w_nxv1i16_nxv1f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf4,tu,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv1i16.nxv1f32(
|
||||
<vscale x 1 x i16> %0,
|
||||
<vscale x 1 x float> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 1 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.nxv2i16.nxv2f32(
|
||||
<vscale x 2 x float>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x i16> @intrinsic_vfncvt_rtz.x.f.w_nxv2i16_nxv2f32(<vscale x 2 x float> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.x.f.w_nxv2i16_nxv2f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf2,ta,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.nxv2i16.nxv2f32(
|
||||
<vscale x 2 x float> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 2 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv2i16.nxv2f32(
|
||||
<vscale x 2 x i16>,
|
||||
<vscale x 2 x float>,
|
||||
<vscale x 2 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x i16> @intrinsic_vfncvt_mask_rtz.x.f.w_nxv2i16_nxv2f32(<vscale x 2 x i16> %0, <vscale x 2 x float> %1, <vscale x 2 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.x.f.w_nxv2i16_nxv2f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf2,tu,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv2i16.nxv2f32(
|
||||
<vscale x 2 x i16> %0,
|
||||
<vscale x 2 x float> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 2 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.nxv4i16.nxv4f32(
|
||||
<vscale x 4 x float>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x i16> @intrinsic_vfncvt_rtz.x.f.w_nxv4i16_nxv4f32(<vscale x 4 x float> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.x.f.w_nxv4i16_nxv4f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m1,ta,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.nxv4i16.nxv4f32(
|
||||
<vscale x 4 x float> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 4 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv4i16.nxv4f32(
|
||||
<vscale x 4 x i16>,
|
||||
<vscale x 4 x float>,
|
||||
<vscale x 4 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x i16> @intrinsic_vfncvt_mask_rtz.x.f.w_nxv4i16_nxv4f32(<vscale x 4 x i16> %0, <vscale x 4 x float> %1, <vscale x 4 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.x.f.w_nxv4i16_nxv4f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m1,tu,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv4i16.nxv4f32(
|
||||
<vscale x 4 x i16> %0,
|
||||
<vscale x 4 x float> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 4 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.nxv8i16.nxv8f32(
|
||||
<vscale x 8 x float>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x i16> @intrinsic_vfncvt_rtz.x.f.w_nxv8i16_nxv8f32(<vscale x 8 x float> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.x.f.w_nxv8i16_nxv8f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m2,ta,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.nxv8i16.nxv8f32(
|
||||
<vscale x 8 x float> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 8 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv8i16.nxv8f32(
|
||||
<vscale x 8 x i16>,
|
||||
<vscale x 8 x float>,
|
||||
<vscale x 8 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x i16> @intrinsic_vfncvt_mask_rtz.x.f.w_nxv8i16_nxv8f32(<vscale x 8 x i16> %0, <vscale x 8 x float> %1, <vscale x 8 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.x.f.w_nxv8i16_nxv8f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m2,tu,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv8i16.nxv8f32(
|
||||
<vscale x 8 x i16> %0,
|
||||
<vscale x 8 x float> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 8 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.nxv16i16.nxv16f32(
|
||||
<vscale x 16 x float>,
|
||||
i32);
|
||||
|
||||
define <vscale x 16 x i16> @intrinsic_vfncvt_rtz.x.f.w_nxv16i16_nxv16f32(<vscale x 16 x float> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.x.f.w_nxv16i16_nxv16f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m4,ta,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 16 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.nxv16i16.nxv16f32(
|
||||
<vscale x 16 x float> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 16 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv16i16.nxv16f32(
|
||||
<vscale x 16 x i16>,
|
||||
<vscale x 16 x float>,
|
||||
<vscale x 16 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 16 x i16> @intrinsic_vfncvt_mask_rtz.x.f.w_nxv16i16_nxv16f32(<vscale x 16 x i16> %0, <vscale x 16 x float> %1, <vscale x 16 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.x.f.w_nxv16i16_nxv16f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m4,tu,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 16 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv16i16.nxv16f32(
|
||||
<vscale x 16 x i16> %0,
|
||||
<vscale x 16 x float> %1,
|
||||
<vscale x 16 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 16 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i32> @llvm.riscv.vfncvt.rtz.x.f.w.nxv1i32.nxv1f64(
|
||||
<vscale x 1 x double>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x i32> @intrinsic_vfncvt_rtz.x.f.w_nxv1i32_nxv1f64(<vscale x 1 x double> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.x.f.w_nxv1i32_nxv1f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,mf2,ta,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x i32> @llvm.riscv.vfncvt.rtz.x.f.w.nxv1i32.nxv1f64(
|
||||
<vscale x 1 x double> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 1 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i32> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv1i32.nxv1f64(
|
||||
<vscale x 1 x i32>,
|
||||
<vscale x 1 x double>,
|
||||
<vscale x 1 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x i32> @intrinsic_vfncvt_mask_rtz.x.f.w_nxv1i32_nxv1f64(<vscale x 1 x i32> %0, <vscale x 1 x double> %1, <vscale x 1 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.x.f.w_nxv1i32_nxv1f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,mf2,tu,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x i32> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv1i32.nxv1f64(
|
||||
<vscale x 1 x i32> %0,
|
||||
<vscale x 1 x double> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 1 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i32> @llvm.riscv.vfncvt.rtz.x.f.w.nxv2i32.nxv2f64(
|
||||
<vscale x 2 x double>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x i32> @intrinsic_vfncvt_rtz.x.f.w_nxv2i32_nxv2f64(<vscale x 2 x double> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.x.f.w_nxv2i32_nxv2f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m1,ta,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x i32> @llvm.riscv.vfncvt.rtz.x.f.w.nxv2i32.nxv2f64(
|
||||
<vscale x 2 x double> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 2 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i32> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv2i32.nxv2f64(
|
||||
<vscale x 2 x i32>,
|
||||
<vscale x 2 x double>,
|
||||
<vscale x 2 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x i32> @intrinsic_vfncvt_mask_rtz.x.f.w_nxv2i32_nxv2f64(<vscale x 2 x i32> %0, <vscale x 2 x double> %1, <vscale x 2 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.x.f.w_nxv2i32_nxv2f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m1,tu,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x i32> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv2i32.nxv2f64(
|
||||
<vscale x 2 x i32> %0,
|
||||
<vscale x 2 x double> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 2 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i32> @llvm.riscv.vfncvt.rtz.x.f.w.nxv4i32.nxv4f64(
|
||||
<vscale x 4 x double>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x i32> @intrinsic_vfncvt_rtz.x.f.w_nxv4i32_nxv4f64(<vscale x 4 x double> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.x.f.w_nxv4i32_nxv4f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m2,ta,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x i32> @llvm.riscv.vfncvt.rtz.x.f.w.nxv4i32.nxv4f64(
|
||||
<vscale x 4 x double> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 4 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i32> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv4i32.nxv4f64(
|
||||
<vscale x 4 x i32>,
|
||||
<vscale x 4 x double>,
|
||||
<vscale x 4 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x i32> @intrinsic_vfncvt_mask_rtz.x.f.w_nxv4i32_nxv4f64(<vscale x 4 x i32> %0, <vscale x 4 x double> %1, <vscale x 4 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.x.f.w_nxv4i32_nxv4f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m2,tu,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x i32> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv4i32.nxv4f64(
|
||||
<vscale x 4 x i32> %0,
|
||||
<vscale x 4 x double> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 4 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i32> @llvm.riscv.vfncvt.rtz.x.f.w.nxv8i32.nxv8f64(
|
||||
<vscale x 8 x double>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x i32> @intrinsic_vfncvt_rtz.x.f.w_nxv8i32_nxv8f64(<vscale x 8 x double> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.x.f.w_nxv8i32_nxv8f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m4,ta,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x i32> @llvm.riscv.vfncvt.rtz.x.f.w.nxv8i32.nxv8f64(
|
||||
<vscale x 8 x double> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 8 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i32> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv8i32.nxv8f64(
|
||||
<vscale x 8 x i32>,
|
||||
<vscale x 8 x double>,
|
||||
<vscale x 8 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x i32> @intrinsic_vfncvt_mask_rtz.x.f.w_nxv8i32_nxv8f64(<vscale x 8 x i32> %0, <vscale x 8 x double> %1, <vscale x 8 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.x.f.w_nxv8i32_nxv8f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m4,tu,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x i32> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv8i32.nxv8f64(
|
||||
<vscale x 8 x i32> %0,
|
||||
<vscale x 8 x double> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 8 x i32> %a
|
||||
}
|
||||
|
|
@ -0,0 +1,541 @@
|
|||
; RUN: llc -mtriple=riscv64 -mattr=+experimental-v,+d,+experimental-zfh -verify-machineinstrs \
|
||||
; RUN: --riscv-no-aliases < %s | FileCheck %s
|
||||
declare <vscale x 1 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.nxv1i8.nxv1f16(
|
||||
<vscale x 1 x half>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x i8> @intrinsic_vfncvt_rtz.x.f.w_nxv1i8_nxv1f16(<vscale x 1 x half> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.x.f.w_nxv1i8_nxv1f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf8,ta,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.nxv1i8.nxv1f16(
|
||||
<vscale x 1 x half> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 1 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv1i8.nxv1f16(
|
||||
<vscale x 1 x i8>,
|
||||
<vscale x 1 x half>,
|
||||
<vscale x 1 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x i8> @intrinsic_vfncvt_mask_rtz.x.f.w_nxv1i8_nxv1f16(<vscale x 1 x i8> %0, <vscale x 1 x half> %1, <vscale x 1 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.x.f.w_nxv1i8_nxv1f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf8,tu,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv1i8.nxv1f16(
|
||||
<vscale x 1 x i8> %0,
|
||||
<vscale x 1 x half> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 1 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.nxv2i8.nxv2f16(
|
||||
<vscale x 2 x half>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x i8> @intrinsic_vfncvt_rtz.x.f.w_nxv2i8_nxv2f16(<vscale x 2 x half> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.x.f.w_nxv2i8_nxv2f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf4,ta,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.nxv2i8.nxv2f16(
|
||||
<vscale x 2 x half> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 2 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv2i8.nxv2f16(
|
||||
<vscale x 2 x i8>,
|
||||
<vscale x 2 x half>,
|
||||
<vscale x 2 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x i8> @intrinsic_vfncvt_mask_rtz.x.f.w_nxv2i8_nxv2f16(<vscale x 2 x i8> %0, <vscale x 2 x half> %1, <vscale x 2 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.x.f.w_nxv2i8_nxv2f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf4,tu,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv2i8.nxv2f16(
|
||||
<vscale x 2 x i8> %0,
|
||||
<vscale x 2 x half> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 2 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.nxv4i8.nxv4f16(
|
||||
<vscale x 4 x half>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x i8> @intrinsic_vfncvt_rtz.x.f.w_nxv4i8_nxv4f16(<vscale x 4 x half> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.x.f.w_nxv4i8_nxv4f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf2,ta,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.nxv4i8.nxv4f16(
|
||||
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|
||||
i64 %1)
|
||||
|
||||
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|
||||
}
|
||||
|
||||
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|
||||
<vscale x 4 x i8>,
|
||||
<vscale x 4 x half>,
|
||||
<vscale x 4 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x i8> @intrinsic_vfncvt_mask_rtz.x.f.w_nxv4i8_nxv4f16(<vscale x 4 x i8> %0, <vscale x 4 x half> %1, <vscale x 4 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.x.f.w_nxv4i8_nxv4f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf2,tu,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
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|
||||
<vscale x 4 x i8> %0,
|
||||
<vscale x 4 x half> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
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|
||||
}
|
||||
|
||||
declare <vscale x 8 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.nxv8i8.nxv8f16(
|
||||
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|
||||
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|
||||
|
||||
define <vscale x 8 x i8> @intrinsic_vfncvt_rtz.x.f.w_nxv8i8_nxv8f16(<vscale x 8 x half> %0, i64 %1) nounwind {
|
||||
entry:
|
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; CHECK-LABEL: intrinsic_vfncvt_rtz.x.f.w_nxv8i8_nxv8f16
|
||||
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|
||||
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|
||||
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|
||||
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|
||||
i64 %1)
|
||||
|
||||
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|
||||
}
|
||||
|
||||
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|
||||
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|
||||
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|
||||
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|
||||
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|
||||
|
||||
define <vscale x 8 x i8> @intrinsic_vfncvt_mask_rtz.x.f.w_nxv8i8_nxv8f16(<vscale x 8 x i8> %0, <vscale x 8 x half> %1, <vscale x 8 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
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|
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|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
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|
||||
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|
||||
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|
||||
<vscale x 8 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 8 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.nxv16i8.nxv16f16(
|
||||
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|
||||
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|
||||
|
||||
define <vscale x 16 x i8> @intrinsic_vfncvt_rtz.x.f.w_nxv16i8_nxv16f16(<vscale x 16 x half> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.x.f.w_nxv16i8_nxv16f16
|
||||
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|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
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|
||||
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|
||||
i64 %1)
|
||||
|
||||
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|
||||
}
|
||||
|
||||
declare <vscale x 16 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv16i8.nxv16f16(
|
||||
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|
||||
<vscale x 16 x half>,
|
||||
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|
||||
i64);
|
||||
|
||||
define <vscale x 16 x i8> @intrinsic_vfncvt_mask_rtz.x.f.w_nxv16i8_nxv16f16(<vscale x 16 x i8> %0, <vscale x 16 x half> %1, <vscale x 16 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.x.f.w_nxv16i8_nxv16f16
|
||||
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|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
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|
||||
<vscale x 16 x i8> %0,
|
||||
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|
||||
<vscale x 16 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 16 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 32 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.nxv32i8.nxv32f16(
|
||||
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|
||||
i64);
|
||||
|
||||
define <vscale x 32 x i8> @intrinsic_vfncvt_rtz.x.f.w_nxv32i8_nxv32f16(<vscale x 32 x half> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.x.f.w_nxv32i8_nxv32f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m4,ta,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 32 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.nxv32i8.nxv32f16(
|
||||
<vscale x 32 x half> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 32 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 32 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv32i8.nxv32f16(
|
||||
<vscale x 32 x i8>,
|
||||
<vscale x 32 x half>,
|
||||
<vscale x 32 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 32 x i8> @intrinsic_vfncvt_mask_rtz.x.f.w_nxv32i8_nxv32f16(<vscale x 32 x i8> %0, <vscale x 32 x half> %1, <vscale x 32 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.x.f.w_nxv32i8_nxv32f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m4,tu,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 32 x i8> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv32i8.nxv32f16(
|
||||
<vscale x 32 x i8> %0,
|
||||
<vscale x 32 x half> %1,
|
||||
<vscale x 32 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 32 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.nxv1i16.nxv1f32(
|
||||
<vscale x 1 x float>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x i16> @intrinsic_vfncvt_rtz.x.f.w_nxv1i16_nxv1f32(<vscale x 1 x float> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.x.f.w_nxv1i16_nxv1f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf4,ta,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.nxv1i16.nxv1f32(
|
||||
<vscale x 1 x float> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 1 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv1i16.nxv1f32(
|
||||
<vscale x 1 x i16>,
|
||||
<vscale x 1 x float>,
|
||||
<vscale x 1 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x i16> @intrinsic_vfncvt_mask_rtz.x.f.w_nxv1i16_nxv1f32(<vscale x 1 x i16> %0, <vscale x 1 x float> %1, <vscale x 1 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.x.f.w_nxv1i16_nxv1f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf4,tu,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv1i16.nxv1f32(
|
||||
<vscale x 1 x i16> %0,
|
||||
<vscale x 1 x float> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 1 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.nxv2i16.nxv2f32(
|
||||
<vscale x 2 x float>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x i16> @intrinsic_vfncvt_rtz.x.f.w_nxv2i16_nxv2f32(<vscale x 2 x float> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.x.f.w_nxv2i16_nxv2f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf2,ta,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.nxv2i16.nxv2f32(
|
||||
<vscale x 2 x float> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 2 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv2i16.nxv2f32(
|
||||
<vscale x 2 x i16>,
|
||||
<vscale x 2 x float>,
|
||||
<vscale x 2 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x i16> @intrinsic_vfncvt_mask_rtz.x.f.w_nxv2i16_nxv2f32(<vscale x 2 x i16> %0, <vscale x 2 x float> %1, <vscale x 2 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.x.f.w_nxv2i16_nxv2f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf2,tu,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv2i16.nxv2f32(
|
||||
<vscale x 2 x i16> %0,
|
||||
<vscale x 2 x float> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 2 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.nxv4i16.nxv4f32(
|
||||
<vscale x 4 x float>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x i16> @intrinsic_vfncvt_rtz.x.f.w_nxv4i16_nxv4f32(<vscale x 4 x float> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.x.f.w_nxv4i16_nxv4f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m1,ta,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.nxv4i16.nxv4f32(
|
||||
<vscale x 4 x float> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 4 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv4i16.nxv4f32(
|
||||
<vscale x 4 x i16>,
|
||||
<vscale x 4 x float>,
|
||||
<vscale x 4 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x i16> @intrinsic_vfncvt_mask_rtz.x.f.w_nxv4i16_nxv4f32(<vscale x 4 x i16> %0, <vscale x 4 x float> %1, <vscale x 4 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.x.f.w_nxv4i16_nxv4f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m1,tu,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv4i16.nxv4f32(
|
||||
<vscale x 4 x i16> %0,
|
||||
<vscale x 4 x float> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 4 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.nxv8i16.nxv8f32(
|
||||
<vscale x 8 x float>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x i16> @intrinsic_vfncvt_rtz.x.f.w_nxv8i16_nxv8f32(<vscale x 8 x float> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.x.f.w_nxv8i16_nxv8f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m2,ta,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.nxv8i16.nxv8f32(
|
||||
<vscale x 8 x float> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 8 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv8i16.nxv8f32(
|
||||
<vscale x 8 x i16>,
|
||||
<vscale x 8 x float>,
|
||||
<vscale x 8 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x i16> @intrinsic_vfncvt_mask_rtz.x.f.w_nxv8i16_nxv8f32(<vscale x 8 x i16> %0, <vscale x 8 x float> %1, <vscale x 8 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.x.f.w_nxv8i16_nxv8f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m2,tu,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv8i16.nxv8f32(
|
||||
<vscale x 8 x i16> %0,
|
||||
<vscale x 8 x float> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 8 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.nxv16i16.nxv16f32(
|
||||
<vscale x 16 x float>,
|
||||
i64);
|
||||
|
||||
define <vscale x 16 x i16> @intrinsic_vfncvt_rtz.x.f.w_nxv16i16_nxv16f32(<vscale x 16 x float> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.x.f.w_nxv16i16_nxv16f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m4,ta,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 16 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.nxv16i16.nxv16f32(
|
||||
<vscale x 16 x float> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 16 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv16i16.nxv16f32(
|
||||
<vscale x 16 x i16>,
|
||||
<vscale x 16 x float>,
|
||||
<vscale x 16 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 16 x i16> @intrinsic_vfncvt_mask_rtz.x.f.w_nxv16i16_nxv16f32(<vscale x 16 x i16> %0, <vscale x 16 x float> %1, <vscale x 16 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.x.f.w_nxv16i16_nxv16f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m4,tu,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 16 x i16> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv16i16.nxv16f32(
|
||||
<vscale x 16 x i16> %0,
|
||||
<vscale x 16 x float> %1,
|
||||
<vscale x 16 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 16 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i32> @llvm.riscv.vfncvt.rtz.x.f.w.nxv1i32.nxv1f64(
|
||||
<vscale x 1 x double>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x i32> @intrinsic_vfncvt_rtz.x.f.w_nxv1i32_nxv1f64(<vscale x 1 x double> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.x.f.w_nxv1i32_nxv1f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,mf2,ta,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x i32> @llvm.riscv.vfncvt.rtz.x.f.w.nxv1i32.nxv1f64(
|
||||
<vscale x 1 x double> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 1 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i32> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv1i32.nxv1f64(
|
||||
<vscale x 1 x i32>,
|
||||
<vscale x 1 x double>,
|
||||
<vscale x 1 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x i32> @intrinsic_vfncvt_mask_rtz.x.f.w_nxv1i32_nxv1f64(<vscale x 1 x i32> %0, <vscale x 1 x double> %1, <vscale x 1 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.x.f.w_nxv1i32_nxv1f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,mf2,tu,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x i32> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv1i32.nxv1f64(
|
||||
<vscale x 1 x i32> %0,
|
||||
<vscale x 1 x double> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 1 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i32> @llvm.riscv.vfncvt.rtz.x.f.w.nxv2i32.nxv2f64(
|
||||
<vscale x 2 x double>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x i32> @intrinsic_vfncvt_rtz.x.f.w_nxv2i32_nxv2f64(<vscale x 2 x double> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.x.f.w_nxv2i32_nxv2f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m1,ta,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x i32> @llvm.riscv.vfncvt.rtz.x.f.w.nxv2i32.nxv2f64(
|
||||
<vscale x 2 x double> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 2 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i32> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv2i32.nxv2f64(
|
||||
<vscale x 2 x i32>,
|
||||
<vscale x 2 x double>,
|
||||
<vscale x 2 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x i32> @intrinsic_vfncvt_mask_rtz.x.f.w_nxv2i32_nxv2f64(<vscale x 2 x i32> %0, <vscale x 2 x double> %1, <vscale x 2 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.x.f.w_nxv2i32_nxv2f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m1,tu,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x i32> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv2i32.nxv2f64(
|
||||
<vscale x 2 x i32> %0,
|
||||
<vscale x 2 x double> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 2 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i32> @llvm.riscv.vfncvt.rtz.x.f.w.nxv4i32.nxv4f64(
|
||||
<vscale x 4 x double>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x i32> @intrinsic_vfncvt_rtz.x.f.w_nxv4i32_nxv4f64(<vscale x 4 x double> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.x.f.w_nxv4i32_nxv4f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m2,ta,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x i32> @llvm.riscv.vfncvt.rtz.x.f.w.nxv4i32.nxv4f64(
|
||||
<vscale x 4 x double> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 4 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i32> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv4i32.nxv4f64(
|
||||
<vscale x 4 x i32>,
|
||||
<vscale x 4 x double>,
|
||||
<vscale x 4 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x i32> @intrinsic_vfncvt_mask_rtz.x.f.w_nxv4i32_nxv4f64(<vscale x 4 x i32> %0, <vscale x 4 x double> %1, <vscale x 4 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.x.f.w_nxv4i32_nxv4f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m2,tu,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x i32> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv4i32.nxv4f64(
|
||||
<vscale x 4 x i32> %0,
|
||||
<vscale x 4 x double> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 4 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i32> @llvm.riscv.vfncvt.rtz.x.f.w.nxv8i32.nxv8f64(
|
||||
<vscale x 8 x double>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x i32> @intrinsic_vfncvt_rtz.x.f.w_nxv8i32_nxv8f64(<vscale x 8 x double> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.x.f.w_nxv8i32_nxv8f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m4,ta,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x i32> @llvm.riscv.vfncvt.rtz.x.f.w.nxv8i32.nxv8f64(
|
||||
<vscale x 8 x double> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 8 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i32> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv8i32.nxv8f64(
|
||||
<vscale x 8 x i32>,
|
||||
<vscale x 8 x double>,
|
||||
<vscale x 8 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x i32> @intrinsic_vfncvt_mask_rtz.x.f.w_nxv8i32_nxv8f64(<vscale x 8 x i32> %0, <vscale x 8 x double> %1, <vscale x 8 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.x.f.w_nxv8i32_nxv8f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m4,tu,mu
|
||||
; CHECK: vfncvt.rtz.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x i32> @llvm.riscv.vfncvt.rtz.x.f.w.mask.nxv8i32.nxv8f64(
|
||||
<vscale x 8 x i32> %0,
|
||||
<vscale x 8 x double> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 8 x i32> %a
|
||||
}
|
||||
|
|
@ -0,0 +1,541 @@
|
|||
; RUN: llc -mtriple=riscv32 -mattr=+experimental-v,+d,+experimental-zfh -verify-machineinstrs \
|
||||
; RUN: --riscv-no-aliases < %s | FileCheck %s
|
||||
declare <vscale x 1 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv1i8.nxv1f16(
|
||||
<vscale x 1 x half>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x i8> @intrinsic_vfncvt_rtz.xu.f.w_nxv1i8_nxv1f16(<vscale x 1 x half> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.xu.f.w_nxv1i8_nxv1f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf8,ta,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv1i8.nxv1f16(
|
||||
<vscale x 1 x half> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 1 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv1i8.nxv1f16(
|
||||
<vscale x 1 x i8>,
|
||||
<vscale x 1 x half>,
|
||||
<vscale x 1 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x i8> @intrinsic_vfncvt_mask_rtz.xu.f.w_nxv1i8_nxv1f16(<vscale x 1 x i8> %0, <vscale x 1 x half> %1, <vscale x 1 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.xu.f.w_nxv1i8_nxv1f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf8,tu,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv1i8.nxv1f16(
|
||||
<vscale x 1 x i8> %0,
|
||||
<vscale x 1 x half> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 1 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv2i8.nxv2f16(
|
||||
<vscale x 2 x half>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x i8> @intrinsic_vfncvt_rtz.xu.f.w_nxv2i8_nxv2f16(<vscale x 2 x half> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.xu.f.w_nxv2i8_nxv2f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf4,ta,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv2i8.nxv2f16(
|
||||
<vscale x 2 x half> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 2 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv2i8.nxv2f16(
|
||||
<vscale x 2 x i8>,
|
||||
<vscale x 2 x half>,
|
||||
<vscale x 2 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x i8> @intrinsic_vfncvt_mask_rtz.xu.f.w_nxv2i8_nxv2f16(<vscale x 2 x i8> %0, <vscale x 2 x half> %1, <vscale x 2 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.xu.f.w_nxv2i8_nxv2f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf4,tu,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv2i8.nxv2f16(
|
||||
<vscale x 2 x i8> %0,
|
||||
<vscale x 2 x half> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 2 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv4i8.nxv4f16(
|
||||
<vscale x 4 x half>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x i8> @intrinsic_vfncvt_rtz.xu.f.w_nxv4i8_nxv4f16(<vscale x 4 x half> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.xu.f.w_nxv4i8_nxv4f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf2,ta,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv4i8.nxv4f16(
|
||||
<vscale x 4 x half> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 4 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv4i8.nxv4f16(
|
||||
<vscale x 4 x i8>,
|
||||
<vscale x 4 x half>,
|
||||
<vscale x 4 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x i8> @intrinsic_vfncvt_mask_rtz.xu.f.w_nxv4i8_nxv4f16(<vscale x 4 x i8> %0, <vscale x 4 x half> %1, <vscale x 4 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.xu.f.w_nxv4i8_nxv4f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf2,tu,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv4i8.nxv4f16(
|
||||
<vscale x 4 x i8> %0,
|
||||
<vscale x 4 x half> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 4 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv8i8.nxv8f16(
|
||||
<vscale x 8 x half>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x i8> @intrinsic_vfncvt_rtz.xu.f.w_nxv8i8_nxv8f16(<vscale x 8 x half> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.xu.f.w_nxv8i8_nxv8f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m1,ta,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv8i8.nxv8f16(
|
||||
<vscale x 8 x half> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 8 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv8i8.nxv8f16(
|
||||
<vscale x 8 x i8>,
|
||||
<vscale x 8 x half>,
|
||||
<vscale x 8 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x i8> @intrinsic_vfncvt_mask_rtz.xu.f.w_nxv8i8_nxv8f16(<vscale x 8 x i8> %0, <vscale x 8 x half> %1, <vscale x 8 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.xu.f.w_nxv8i8_nxv8f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m1,tu,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
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|
||||
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|
||||
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|
||||
<vscale x 8 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
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|
||||
}
|
||||
|
||||
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|
||||
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|
||||
i32);
|
||||
|
||||
define <vscale x 16 x i8> @intrinsic_vfncvt_rtz.xu.f.w_nxv16i8_nxv16f16(<vscale x 16 x half> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.xu.f.w_nxv16i8_nxv16f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m2,ta,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 16 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv16i8.nxv16f16(
|
||||
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|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 16 x i8> %a
|
||||
}
|
||||
|
||||
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|
||||
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|
||||
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|
||||
<vscale x 16 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 16 x i8> @intrinsic_vfncvt_mask_rtz.xu.f.w_nxv16i8_nxv16f16(<vscale x 16 x i8> %0, <vscale x 16 x half> %1, <vscale x 16 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.xu.f.w_nxv16i8_nxv16f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m2,tu,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 16 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv16i8.nxv16f16(
|
||||
<vscale x 16 x i8> %0,
|
||||
<vscale x 16 x half> %1,
|
||||
<vscale x 16 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 16 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 32 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv32i8.nxv32f16(
|
||||
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|
||||
i32);
|
||||
|
||||
define <vscale x 32 x i8> @intrinsic_vfncvt_rtz.xu.f.w_nxv32i8_nxv32f16(<vscale x 32 x half> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.xu.f.w_nxv32i8_nxv32f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m4,ta,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 32 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv32i8.nxv32f16(
|
||||
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|
||||
i32 %1)
|
||||
|
||||
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|
||||
}
|
||||
|
||||
declare <vscale x 32 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv32i8.nxv32f16(
|
||||
<vscale x 32 x i8>,
|
||||
<vscale x 32 x half>,
|
||||
<vscale x 32 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 32 x i8> @intrinsic_vfncvt_mask_rtz.xu.f.w_nxv32i8_nxv32f16(<vscale x 32 x i8> %0, <vscale x 32 x half> %1, <vscale x 32 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.xu.f.w_nxv32i8_nxv32f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m4,tu,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 32 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv32i8.nxv32f16(
|
||||
<vscale x 32 x i8> %0,
|
||||
<vscale x 32 x half> %1,
|
||||
<vscale x 32 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 32 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv1i16.nxv1f32(
|
||||
<vscale x 1 x float>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x i16> @intrinsic_vfncvt_rtz.xu.f.w_nxv1i16_nxv1f32(<vscale x 1 x float> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.xu.f.w_nxv1i16_nxv1f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf4,ta,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv1i16.nxv1f32(
|
||||
<vscale x 1 x float> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 1 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv1i16.nxv1f32(
|
||||
<vscale x 1 x i16>,
|
||||
<vscale x 1 x float>,
|
||||
<vscale x 1 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x i16> @intrinsic_vfncvt_mask_rtz.xu.f.w_nxv1i16_nxv1f32(<vscale x 1 x i16> %0, <vscale x 1 x float> %1, <vscale x 1 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.xu.f.w_nxv1i16_nxv1f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf4,tu,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv1i16.nxv1f32(
|
||||
<vscale x 1 x i16> %0,
|
||||
<vscale x 1 x float> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 1 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv2i16.nxv2f32(
|
||||
<vscale x 2 x float>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x i16> @intrinsic_vfncvt_rtz.xu.f.w_nxv2i16_nxv2f32(<vscale x 2 x float> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.xu.f.w_nxv2i16_nxv2f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf2,ta,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv2i16.nxv2f32(
|
||||
<vscale x 2 x float> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 2 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv2i16.nxv2f32(
|
||||
<vscale x 2 x i16>,
|
||||
<vscale x 2 x float>,
|
||||
<vscale x 2 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x i16> @intrinsic_vfncvt_mask_rtz.xu.f.w_nxv2i16_nxv2f32(<vscale x 2 x i16> %0, <vscale x 2 x float> %1, <vscale x 2 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.xu.f.w_nxv2i16_nxv2f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf2,tu,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv2i16.nxv2f32(
|
||||
<vscale x 2 x i16> %0,
|
||||
<vscale x 2 x float> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 2 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv4i16.nxv4f32(
|
||||
<vscale x 4 x float>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x i16> @intrinsic_vfncvt_rtz.xu.f.w_nxv4i16_nxv4f32(<vscale x 4 x float> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.xu.f.w_nxv4i16_nxv4f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m1,ta,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv4i16.nxv4f32(
|
||||
<vscale x 4 x float> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 4 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv4i16.nxv4f32(
|
||||
<vscale x 4 x i16>,
|
||||
<vscale x 4 x float>,
|
||||
<vscale x 4 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x i16> @intrinsic_vfncvt_mask_rtz.xu.f.w_nxv4i16_nxv4f32(<vscale x 4 x i16> %0, <vscale x 4 x float> %1, <vscale x 4 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.xu.f.w_nxv4i16_nxv4f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m1,tu,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv4i16.nxv4f32(
|
||||
<vscale x 4 x i16> %0,
|
||||
<vscale x 4 x float> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 4 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv8i16.nxv8f32(
|
||||
<vscale x 8 x float>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x i16> @intrinsic_vfncvt_rtz.xu.f.w_nxv8i16_nxv8f32(<vscale x 8 x float> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.xu.f.w_nxv8i16_nxv8f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m2,ta,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv8i16.nxv8f32(
|
||||
<vscale x 8 x float> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 8 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv8i16.nxv8f32(
|
||||
<vscale x 8 x i16>,
|
||||
<vscale x 8 x float>,
|
||||
<vscale x 8 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x i16> @intrinsic_vfncvt_mask_rtz.xu.f.w_nxv8i16_nxv8f32(<vscale x 8 x i16> %0, <vscale x 8 x float> %1, <vscale x 8 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.xu.f.w_nxv8i16_nxv8f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m2,tu,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv8i16.nxv8f32(
|
||||
<vscale x 8 x i16> %0,
|
||||
<vscale x 8 x float> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 8 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv16i16.nxv16f32(
|
||||
<vscale x 16 x float>,
|
||||
i32);
|
||||
|
||||
define <vscale x 16 x i16> @intrinsic_vfncvt_rtz.xu.f.w_nxv16i16_nxv16f32(<vscale x 16 x float> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.xu.f.w_nxv16i16_nxv16f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m4,ta,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 16 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv16i16.nxv16f32(
|
||||
<vscale x 16 x float> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 16 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv16i16.nxv16f32(
|
||||
<vscale x 16 x i16>,
|
||||
<vscale x 16 x float>,
|
||||
<vscale x 16 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 16 x i16> @intrinsic_vfncvt_mask_rtz.xu.f.w_nxv16i16_nxv16f32(<vscale x 16 x i16> %0, <vscale x 16 x float> %1, <vscale x 16 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.xu.f.w_nxv16i16_nxv16f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m4,tu,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 16 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv16i16.nxv16f32(
|
||||
<vscale x 16 x i16> %0,
|
||||
<vscale x 16 x float> %1,
|
||||
<vscale x 16 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 16 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i32> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv1i32.nxv1f64(
|
||||
<vscale x 1 x double>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x i32> @intrinsic_vfncvt_rtz.xu.f.w_nxv1i32_nxv1f64(<vscale x 1 x double> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.xu.f.w_nxv1i32_nxv1f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,mf2,ta,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x i32> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv1i32.nxv1f64(
|
||||
<vscale x 1 x double> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 1 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i32> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv1i32.nxv1f64(
|
||||
<vscale x 1 x i32>,
|
||||
<vscale x 1 x double>,
|
||||
<vscale x 1 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x i32> @intrinsic_vfncvt_mask_rtz.xu.f.w_nxv1i32_nxv1f64(<vscale x 1 x i32> %0, <vscale x 1 x double> %1, <vscale x 1 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.xu.f.w_nxv1i32_nxv1f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,mf2,tu,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x i32> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv1i32.nxv1f64(
|
||||
<vscale x 1 x i32> %0,
|
||||
<vscale x 1 x double> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 1 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i32> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv2i32.nxv2f64(
|
||||
<vscale x 2 x double>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x i32> @intrinsic_vfncvt_rtz.xu.f.w_nxv2i32_nxv2f64(<vscale x 2 x double> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.xu.f.w_nxv2i32_nxv2f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m1,ta,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x i32> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv2i32.nxv2f64(
|
||||
<vscale x 2 x double> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 2 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i32> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv2i32.nxv2f64(
|
||||
<vscale x 2 x i32>,
|
||||
<vscale x 2 x double>,
|
||||
<vscale x 2 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x i32> @intrinsic_vfncvt_mask_rtz.xu.f.w_nxv2i32_nxv2f64(<vscale x 2 x i32> %0, <vscale x 2 x double> %1, <vscale x 2 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.xu.f.w_nxv2i32_nxv2f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m1,tu,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x i32> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv2i32.nxv2f64(
|
||||
<vscale x 2 x i32> %0,
|
||||
<vscale x 2 x double> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 2 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i32> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv4i32.nxv4f64(
|
||||
<vscale x 4 x double>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x i32> @intrinsic_vfncvt_rtz.xu.f.w_nxv4i32_nxv4f64(<vscale x 4 x double> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.xu.f.w_nxv4i32_nxv4f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m2,ta,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x i32> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv4i32.nxv4f64(
|
||||
<vscale x 4 x double> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 4 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i32> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv4i32.nxv4f64(
|
||||
<vscale x 4 x i32>,
|
||||
<vscale x 4 x double>,
|
||||
<vscale x 4 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x i32> @intrinsic_vfncvt_mask_rtz.xu.f.w_nxv4i32_nxv4f64(<vscale x 4 x i32> %0, <vscale x 4 x double> %1, <vscale x 4 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.xu.f.w_nxv4i32_nxv4f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m2,tu,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x i32> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv4i32.nxv4f64(
|
||||
<vscale x 4 x i32> %0,
|
||||
<vscale x 4 x double> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 4 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i32> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv8i32.nxv8f64(
|
||||
<vscale x 8 x double>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x i32> @intrinsic_vfncvt_rtz.xu.f.w_nxv8i32_nxv8f64(<vscale x 8 x double> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.xu.f.w_nxv8i32_nxv8f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m4,ta,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x i32> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv8i32.nxv8f64(
|
||||
<vscale x 8 x double> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 8 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i32> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv8i32.nxv8f64(
|
||||
<vscale x 8 x i32>,
|
||||
<vscale x 8 x double>,
|
||||
<vscale x 8 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x i32> @intrinsic_vfncvt_mask_rtz.xu.f.w_nxv8i32_nxv8f64(<vscale x 8 x i32> %0, <vscale x 8 x double> %1, <vscale x 8 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.xu.f.w_nxv8i32_nxv8f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m4,tu,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x i32> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv8i32.nxv8f64(
|
||||
<vscale x 8 x i32> %0,
|
||||
<vscale x 8 x double> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 8 x i32> %a
|
||||
}
|
||||
|
|
@ -0,0 +1,541 @@
|
|||
; RUN: llc -mtriple=riscv64 -mattr=+experimental-v,+d,+experimental-zfh -verify-machineinstrs \
|
||||
; RUN: --riscv-no-aliases < %s | FileCheck %s
|
||||
declare <vscale x 1 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv1i8.nxv1f16(
|
||||
<vscale x 1 x half>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x i8> @intrinsic_vfncvt_rtz.xu.f.w_nxv1i8_nxv1f16(<vscale x 1 x half> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.xu.f.w_nxv1i8_nxv1f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf8,ta,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv1i8.nxv1f16(
|
||||
<vscale x 1 x half> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 1 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv1i8.nxv1f16(
|
||||
<vscale x 1 x i8>,
|
||||
<vscale x 1 x half>,
|
||||
<vscale x 1 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x i8> @intrinsic_vfncvt_mask_rtz.xu.f.w_nxv1i8_nxv1f16(<vscale x 1 x i8> %0, <vscale x 1 x half> %1, <vscale x 1 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.xu.f.w_nxv1i8_nxv1f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf8,tu,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv1i8.nxv1f16(
|
||||
<vscale x 1 x i8> %0,
|
||||
<vscale x 1 x half> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 1 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv2i8.nxv2f16(
|
||||
<vscale x 2 x half>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x i8> @intrinsic_vfncvt_rtz.xu.f.w_nxv2i8_nxv2f16(<vscale x 2 x half> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.xu.f.w_nxv2i8_nxv2f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf4,ta,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv2i8.nxv2f16(
|
||||
<vscale x 2 x half> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 2 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv2i8.nxv2f16(
|
||||
<vscale x 2 x i8>,
|
||||
<vscale x 2 x half>,
|
||||
<vscale x 2 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x i8> @intrinsic_vfncvt_mask_rtz.xu.f.w_nxv2i8_nxv2f16(<vscale x 2 x i8> %0, <vscale x 2 x half> %1, <vscale x 2 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.xu.f.w_nxv2i8_nxv2f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf4,tu,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv2i8.nxv2f16(
|
||||
<vscale x 2 x i8> %0,
|
||||
<vscale x 2 x half> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 2 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv4i8.nxv4f16(
|
||||
<vscale x 4 x half>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x i8> @intrinsic_vfncvt_rtz.xu.f.w_nxv4i8_nxv4f16(<vscale x 4 x half> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.xu.f.w_nxv4i8_nxv4f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf2,ta,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv4i8.nxv4f16(
|
||||
<vscale x 4 x half> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 4 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv4i8.nxv4f16(
|
||||
<vscale x 4 x i8>,
|
||||
<vscale x 4 x half>,
|
||||
<vscale x 4 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x i8> @intrinsic_vfncvt_mask_rtz.xu.f.w_nxv4i8_nxv4f16(<vscale x 4 x i8> %0, <vscale x 4 x half> %1, <vscale x 4 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.xu.f.w_nxv4i8_nxv4f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf2,tu,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv4i8.nxv4f16(
|
||||
<vscale x 4 x i8> %0,
|
||||
<vscale x 4 x half> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 4 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv8i8.nxv8f16(
|
||||
<vscale x 8 x half>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x i8> @intrinsic_vfncvt_rtz.xu.f.w_nxv8i8_nxv8f16(<vscale x 8 x half> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.xu.f.w_nxv8i8_nxv8f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m1,ta,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv8i8.nxv8f16(
|
||||
<vscale x 8 x half> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 8 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv8i8.nxv8f16(
|
||||
<vscale x 8 x i8>,
|
||||
<vscale x 8 x half>,
|
||||
<vscale x 8 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x i8> @intrinsic_vfncvt_mask_rtz.xu.f.w_nxv8i8_nxv8f16(<vscale x 8 x i8> %0, <vscale x 8 x half> %1, <vscale x 8 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.xu.f.w_nxv8i8_nxv8f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m1,tu,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv8i8.nxv8f16(
|
||||
<vscale x 8 x i8> %0,
|
||||
<vscale x 8 x half> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 8 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv16i8.nxv16f16(
|
||||
<vscale x 16 x half>,
|
||||
i64);
|
||||
|
||||
define <vscale x 16 x i8> @intrinsic_vfncvt_rtz.xu.f.w_nxv16i8_nxv16f16(<vscale x 16 x half> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.xu.f.w_nxv16i8_nxv16f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m2,ta,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 16 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv16i8.nxv16f16(
|
||||
<vscale x 16 x half> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 16 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv16i8.nxv16f16(
|
||||
<vscale x 16 x i8>,
|
||||
<vscale x 16 x half>,
|
||||
<vscale x 16 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 16 x i8> @intrinsic_vfncvt_mask_rtz.xu.f.w_nxv16i8_nxv16f16(<vscale x 16 x i8> %0, <vscale x 16 x half> %1, <vscale x 16 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.xu.f.w_nxv16i8_nxv16f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m2,tu,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 16 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv16i8.nxv16f16(
|
||||
<vscale x 16 x i8> %0,
|
||||
<vscale x 16 x half> %1,
|
||||
<vscale x 16 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 16 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 32 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv32i8.nxv32f16(
|
||||
<vscale x 32 x half>,
|
||||
i64);
|
||||
|
||||
define <vscale x 32 x i8> @intrinsic_vfncvt_rtz.xu.f.w_nxv32i8_nxv32f16(<vscale x 32 x half> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.xu.f.w_nxv32i8_nxv32f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m4,ta,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 32 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv32i8.nxv32f16(
|
||||
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|
||||
i64 %1)
|
||||
|
||||
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|
||||
}
|
||||
|
||||
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|
||||
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|
||||
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|
||||
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|
||||
i64);
|
||||
|
||||
define <vscale x 32 x i8> @intrinsic_vfncvt_mask_rtz.xu.f.w_nxv32i8_nxv32f16(<vscale x 32 x i8> %0, <vscale x 32 x half> %1, <vscale x 32 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.xu.f.w_nxv32i8_nxv32f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m4,tu,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 32 x i8> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv32i8.nxv32f16(
|
||||
<vscale x 32 x i8> %0,
|
||||
<vscale x 32 x half> %1,
|
||||
<vscale x 32 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 32 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv1i16.nxv1f32(
|
||||
<vscale x 1 x float>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x i16> @intrinsic_vfncvt_rtz.xu.f.w_nxv1i16_nxv1f32(<vscale x 1 x float> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.xu.f.w_nxv1i16_nxv1f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf4,ta,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv1i16.nxv1f32(
|
||||
<vscale x 1 x float> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 1 x i16> %a
|
||||
}
|
||||
|
||||
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|
||||
<vscale x 1 x i16>,
|
||||
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|
||||
<vscale x 1 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x i16> @intrinsic_vfncvt_mask_rtz.xu.f.w_nxv1i16_nxv1f32(<vscale x 1 x i16> %0, <vscale x 1 x float> %1, <vscale x 1 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.xu.f.w_nxv1i16_nxv1f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf4,tu,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv1i16.nxv1f32(
|
||||
<vscale x 1 x i16> %0,
|
||||
<vscale x 1 x float> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 1 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv2i16.nxv2f32(
|
||||
<vscale x 2 x float>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x i16> @intrinsic_vfncvt_rtz.xu.f.w_nxv2i16_nxv2f32(<vscale x 2 x float> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.xu.f.w_nxv2i16_nxv2f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf2,ta,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv2i16.nxv2f32(
|
||||
<vscale x 2 x float> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 2 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv2i16.nxv2f32(
|
||||
<vscale x 2 x i16>,
|
||||
<vscale x 2 x float>,
|
||||
<vscale x 2 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x i16> @intrinsic_vfncvt_mask_rtz.xu.f.w_nxv2i16_nxv2f32(<vscale x 2 x i16> %0, <vscale x 2 x float> %1, <vscale x 2 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.xu.f.w_nxv2i16_nxv2f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf2,tu,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv2i16.nxv2f32(
|
||||
<vscale x 2 x i16> %0,
|
||||
<vscale x 2 x float> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 2 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv4i16.nxv4f32(
|
||||
<vscale x 4 x float>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x i16> @intrinsic_vfncvt_rtz.xu.f.w_nxv4i16_nxv4f32(<vscale x 4 x float> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.xu.f.w_nxv4i16_nxv4f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m1,ta,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv4i16.nxv4f32(
|
||||
<vscale x 4 x float> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 4 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv4i16.nxv4f32(
|
||||
<vscale x 4 x i16>,
|
||||
<vscale x 4 x float>,
|
||||
<vscale x 4 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x i16> @intrinsic_vfncvt_mask_rtz.xu.f.w_nxv4i16_nxv4f32(<vscale x 4 x i16> %0, <vscale x 4 x float> %1, <vscale x 4 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.xu.f.w_nxv4i16_nxv4f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m1,tu,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv4i16.nxv4f32(
|
||||
<vscale x 4 x i16> %0,
|
||||
<vscale x 4 x float> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 4 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv8i16.nxv8f32(
|
||||
<vscale x 8 x float>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x i16> @intrinsic_vfncvt_rtz.xu.f.w_nxv8i16_nxv8f32(<vscale x 8 x float> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.xu.f.w_nxv8i16_nxv8f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m2,ta,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv8i16.nxv8f32(
|
||||
<vscale x 8 x float> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 8 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv8i16.nxv8f32(
|
||||
<vscale x 8 x i16>,
|
||||
<vscale x 8 x float>,
|
||||
<vscale x 8 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x i16> @intrinsic_vfncvt_mask_rtz.xu.f.w_nxv8i16_nxv8f32(<vscale x 8 x i16> %0, <vscale x 8 x float> %1, <vscale x 8 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.xu.f.w_nxv8i16_nxv8f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m2,tu,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv8i16.nxv8f32(
|
||||
<vscale x 8 x i16> %0,
|
||||
<vscale x 8 x float> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 8 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv16i16.nxv16f32(
|
||||
<vscale x 16 x float>,
|
||||
i64);
|
||||
|
||||
define <vscale x 16 x i16> @intrinsic_vfncvt_rtz.xu.f.w_nxv16i16_nxv16f32(<vscale x 16 x float> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.xu.f.w_nxv16i16_nxv16f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m4,ta,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 16 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv16i16.nxv16f32(
|
||||
<vscale x 16 x float> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 16 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv16i16.nxv16f32(
|
||||
<vscale x 16 x i16>,
|
||||
<vscale x 16 x float>,
|
||||
<vscale x 16 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 16 x i16> @intrinsic_vfncvt_mask_rtz.xu.f.w_nxv16i16_nxv16f32(<vscale x 16 x i16> %0, <vscale x 16 x float> %1, <vscale x 16 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.xu.f.w_nxv16i16_nxv16f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m4,tu,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 16 x i16> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv16i16.nxv16f32(
|
||||
<vscale x 16 x i16> %0,
|
||||
<vscale x 16 x float> %1,
|
||||
<vscale x 16 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 16 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i32> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv1i32.nxv1f64(
|
||||
<vscale x 1 x double>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x i32> @intrinsic_vfncvt_rtz.xu.f.w_nxv1i32_nxv1f64(<vscale x 1 x double> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.xu.f.w_nxv1i32_nxv1f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,mf2,ta,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x i32> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv1i32.nxv1f64(
|
||||
<vscale x 1 x double> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 1 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i32> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv1i32.nxv1f64(
|
||||
<vscale x 1 x i32>,
|
||||
<vscale x 1 x double>,
|
||||
<vscale x 1 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x i32> @intrinsic_vfncvt_mask_rtz.xu.f.w_nxv1i32_nxv1f64(<vscale x 1 x i32> %0, <vscale x 1 x double> %1, <vscale x 1 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.xu.f.w_nxv1i32_nxv1f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,mf2,tu,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x i32> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv1i32.nxv1f64(
|
||||
<vscale x 1 x i32> %0,
|
||||
<vscale x 1 x double> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 1 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i32> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv2i32.nxv2f64(
|
||||
<vscale x 2 x double>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x i32> @intrinsic_vfncvt_rtz.xu.f.w_nxv2i32_nxv2f64(<vscale x 2 x double> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.xu.f.w_nxv2i32_nxv2f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m1,ta,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x i32> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv2i32.nxv2f64(
|
||||
<vscale x 2 x double> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 2 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i32> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv2i32.nxv2f64(
|
||||
<vscale x 2 x i32>,
|
||||
<vscale x 2 x double>,
|
||||
<vscale x 2 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x i32> @intrinsic_vfncvt_mask_rtz.xu.f.w_nxv2i32_nxv2f64(<vscale x 2 x i32> %0, <vscale x 2 x double> %1, <vscale x 2 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.xu.f.w_nxv2i32_nxv2f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m1,tu,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x i32> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv2i32.nxv2f64(
|
||||
<vscale x 2 x i32> %0,
|
||||
<vscale x 2 x double> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 2 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i32> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv4i32.nxv4f64(
|
||||
<vscale x 4 x double>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x i32> @intrinsic_vfncvt_rtz.xu.f.w_nxv4i32_nxv4f64(<vscale x 4 x double> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.xu.f.w_nxv4i32_nxv4f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m2,ta,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x i32> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv4i32.nxv4f64(
|
||||
<vscale x 4 x double> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 4 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i32> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv4i32.nxv4f64(
|
||||
<vscale x 4 x i32>,
|
||||
<vscale x 4 x double>,
|
||||
<vscale x 4 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x i32> @intrinsic_vfncvt_mask_rtz.xu.f.w_nxv4i32_nxv4f64(<vscale x 4 x i32> %0, <vscale x 4 x double> %1, <vscale x 4 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.xu.f.w_nxv4i32_nxv4f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m2,tu,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x i32> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv4i32.nxv4f64(
|
||||
<vscale x 4 x i32> %0,
|
||||
<vscale x 4 x double> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 4 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i32> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv8i32.nxv8f64(
|
||||
<vscale x 8 x double>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x i32> @intrinsic_vfncvt_rtz.xu.f.w_nxv8i32_nxv8f64(<vscale x 8 x double> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_rtz.xu.f.w_nxv8i32_nxv8f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m4,ta,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x i32> @llvm.riscv.vfncvt.rtz.xu.f.w.nxv8i32.nxv8f64(
|
||||
<vscale x 8 x double> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 8 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i32> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv8i32.nxv8f64(
|
||||
<vscale x 8 x i32>,
|
||||
<vscale x 8 x double>,
|
||||
<vscale x 8 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x i32> @intrinsic_vfncvt_mask_rtz.xu.f.w_nxv8i32_nxv8f64(<vscale x 8 x i32> %0, <vscale x 8 x double> %1, <vscale x 8 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_rtz.xu.f.w_nxv8i32_nxv8f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m4,tu,mu
|
||||
; CHECK: vfncvt.rtz.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x i32> @llvm.riscv.vfncvt.rtz.xu.f.w.mask.nxv8i32.nxv8f64(
|
||||
<vscale x 8 x i32> %0,
|
||||
<vscale x 8 x double> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 8 x i32> %a
|
||||
}
|
||||
|
|
@ -0,0 +1,541 @@
|
|||
; RUN: llc -mtriple=riscv32 -mattr=+experimental-v,+d,+experimental-zfh -verify-machineinstrs \
|
||||
; RUN: --riscv-no-aliases < %s | FileCheck %s
|
||||
declare <vscale x 1 x i8> @llvm.riscv.vfncvt.x.f.w.nxv1i8.nxv1f16(
|
||||
<vscale x 1 x half>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x i8> @intrinsic_vfncvt_x.f.w_nxv1i8_nxv1f16(<vscale x 1 x half> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_x.f.w_nxv1i8_nxv1f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf8,ta,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x i8> @llvm.riscv.vfncvt.x.f.w.nxv1i8.nxv1f16(
|
||||
<vscale x 1 x half> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 1 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i8> @llvm.riscv.vfncvt.x.f.w.mask.nxv1i8.nxv1f16(
|
||||
<vscale x 1 x i8>,
|
||||
<vscale x 1 x half>,
|
||||
<vscale x 1 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x i8> @intrinsic_vfncvt_mask_x.f.w_nxv1i8_nxv1f16(<vscale x 1 x i8> %0, <vscale x 1 x half> %1, <vscale x 1 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_x.f.w_nxv1i8_nxv1f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf8,tu,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x i8> @llvm.riscv.vfncvt.x.f.w.mask.nxv1i8.nxv1f16(
|
||||
<vscale x 1 x i8> %0,
|
||||
<vscale x 1 x half> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 1 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i8> @llvm.riscv.vfncvt.x.f.w.nxv2i8.nxv2f16(
|
||||
<vscale x 2 x half>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x i8> @intrinsic_vfncvt_x.f.w_nxv2i8_nxv2f16(<vscale x 2 x half> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_x.f.w_nxv2i8_nxv2f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf4,ta,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x i8> @llvm.riscv.vfncvt.x.f.w.nxv2i8.nxv2f16(
|
||||
<vscale x 2 x half> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 2 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i8> @llvm.riscv.vfncvt.x.f.w.mask.nxv2i8.nxv2f16(
|
||||
<vscale x 2 x i8>,
|
||||
<vscale x 2 x half>,
|
||||
<vscale x 2 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x i8> @intrinsic_vfncvt_mask_x.f.w_nxv2i8_nxv2f16(<vscale x 2 x i8> %0, <vscale x 2 x half> %1, <vscale x 2 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_x.f.w_nxv2i8_nxv2f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf4,tu,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x i8> @llvm.riscv.vfncvt.x.f.w.mask.nxv2i8.nxv2f16(
|
||||
<vscale x 2 x i8> %0,
|
||||
<vscale x 2 x half> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 2 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i8> @llvm.riscv.vfncvt.x.f.w.nxv4i8.nxv4f16(
|
||||
<vscale x 4 x half>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x i8> @intrinsic_vfncvt_x.f.w_nxv4i8_nxv4f16(<vscale x 4 x half> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_x.f.w_nxv4i8_nxv4f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf2,ta,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x i8> @llvm.riscv.vfncvt.x.f.w.nxv4i8.nxv4f16(
|
||||
<vscale x 4 x half> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 4 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i8> @llvm.riscv.vfncvt.x.f.w.mask.nxv4i8.nxv4f16(
|
||||
<vscale x 4 x i8>,
|
||||
<vscale x 4 x half>,
|
||||
<vscale x 4 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x i8> @intrinsic_vfncvt_mask_x.f.w_nxv4i8_nxv4f16(<vscale x 4 x i8> %0, <vscale x 4 x half> %1, <vscale x 4 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_x.f.w_nxv4i8_nxv4f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf2,tu,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x i8> @llvm.riscv.vfncvt.x.f.w.mask.nxv4i8.nxv4f16(
|
||||
<vscale x 4 x i8> %0,
|
||||
<vscale x 4 x half> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 4 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i8> @llvm.riscv.vfncvt.x.f.w.nxv8i8.nxv8f16(
|
||||
<vscale x 8 x half>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x i8> @intrinsic_vfncvt_x.f.w_nxv8i8_nxv8f16(<vscale x 8 x half> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_x.f.w_nxv8i8_nxv8f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m1,ta,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x i8> @llvm.riscv.vfncvt.x.f.w.nxv8i8.nxv8f16(
|
||||
<vscale x 8 x half> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 8 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i8> @llvm.riscv.vfncvt.x.f.w.mask.nxv8i8.nxv8f16(
|
||||
<vscale x 8 x i8>,
|
||||
<vscale x 8 x half>,
|
||||
<vscale x 8 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x i8> @intrinsic_vfncvt_mask_x.f.w_nxv8i8_nxv8f16(<vscale x 8 x i8> %0, <vscale x 8 x half> %1, <vscale x 8 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_x.f.w_nxv8i8_nxv8f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m1,tu,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x i8> @llvm.riscv.vfncvt.x.f.w.mask.nxv8i8.nxv8f16(
|
||||
<vscale x 8 x i8> %0,
|
||||
<vscale x 8 x half> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 8 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x i8> @llvm.riscv.vfncvt.x.f.w.nxv16i8.nxv16f16(
|
||||
<vscale x 16 x half>,
|
||||
i32);
|
||||
|
||||
define <vscale x 16 x i8> @intrinsic_vfncvt_x.f.w_nxv16i8_nxv16f16(<vscale x 16 x half> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_x.f.w_nxv16i8_nxv16f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m2,ta,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 16 x i8> @llvm.riscv.vfncvt.x.f.w.nxv16i8.nxv16f16(
|
||||
<vscale x 16 x half> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 16 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x i8> @llvm.riscv.vfncvt.x.f.w.mask.nxv16i8.nxv16f16(
|
||||
<vscale x 16 x i8>,
|
||||
<vscale x 16 x half>,
|
||||
<vscale x 16 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 16 x i8> @intrinsic_vfncvt_mask_x.f.w_nxv16i8_nxv16f16(<vscale x 16 x i8> %0, <vscale x 16 x half> %1, <vscale x 16 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_x.f.w_nxv16i8_nxv16f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m2,tu,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 16 x i8> @llvm.riscv.vfncvt.x.f.w.mask.nxv16i8.nxv16f16(
|
||||
<vscale x 16 x i8> %0,
|
||||
<vscale x 16 x half> %1,
|
||||
<vscale x 16 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 16 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 32 x i8> @llvm.riscv.vfncvt.x.f.w.nxv32i8.nxv32f16(
|
||||
<vscale x 32 x half>,
|
||||
i32);
|
||||
|
||||
define <vscale x 32 x i8> @intrinsic_vfncvt_x.f.w_nxv32i8_nxv32f16(<vscale x 32 x half> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_x.f.w_nxv32i8_nxv32f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m4,ta,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 32 x i8> @llvm.riscv.vfncvt.x.f.w.nxv32i8.nxv32f16(
|
||||
<vscale x 32 x half> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 32 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 32 x i8> @llvm.riscv.vfncvt.x.f.w.mask.nxv32i8.nxv32f16(
|
||||
<vscale x 32 x i8>,
|
||||
<vscale x 32 x half>,
|
||||
<vscale x 32 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 32 x i8> @intrinsic_vfncvt_mask_x.f.w_nxv32i8_nxv32f16(<vscale x 32 x i8> %0, <vscale x 32 x half> %1, <vscale x 32 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_x.f.w_nxv32i8_nxv32f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m4,tu,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 32 x i8> @llvm.riscv.vfncvt.x.f.w.mask.nxv32i8.nxv32f16(
|
||||
<vscale x 32 x i8> %0,
|
||||
<vscale x 32 x half> %1,
|
||||
<vscale x 32 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 32 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i16> @llvm.riscv.vfncvt.x.f.w.nxv1i16.nxv1f32(
|
||||
<vscale x 1 x float>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x i16> @intrinsic_vfncvt_x.f.w_nxv1i16_nxv1f32(<vscale x 1 x float> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_x.f.w_nxv1i16_nxv1f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf4,ta,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x i16> @llvm.riscv.vfncvt.x.f.w.nxv1i16.nxv1f32(
|
||||
<vscale x 1 x float> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 1 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i16> @llvm.riscv.vfncvt.x.f.w.mask.nxv1i16.nxv1f32(
|
||||
<vscale x 1 x i16>,
|
||||
<vscale x 1 x float>,
|
||||
<vscale x 1 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x i16> @intrinsic_vfncvt_mask_x.f.w_nxv1i16_nxv1f32(<vscale x 1 x i16> %0, <vscale x 1 x float> %1, <vscale x 1 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_x.f.w_nxv1i16_nxv1f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf4,tu,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x i16> @llvm.riscv.vfncvt.x.f.w.mask.nxv1i16.nxv1f32(
|
||||
<vscale x 1 x i16> %0,
|
||||
<vscale x 1 x float> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 1 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i16> @llvm.riscv.vfncvt.x.f.w.nxv2i16.nxv2f32(
|
||||
<vscale x 2 x float>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x i16> @intrinsic_vfncvt_x.f.w_nxv2i16_nxv2f32(<vscale x 2 x float> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_x.f.w_nxv2i16_nxv2f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf2,ta,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x i16> @llvm.riscv.vfncvt.x.f.w.nxv2i16.nxv2f32(
|
||||
<vscale x 2 x float> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 2 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i16> @llvm.riscv.vfncvt.x.f.w.mask.nxv2i16.nxv2f32(
|
||||
<vscale x 2 x i16>,
|
||||
<vscale x 2 x float>,
|
||||
<vscale x 2 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x i16> @intrinsic_vfncvt_mask_x.f.w_nxv2i16_nxv2f32(<vscale x 2 x i16> %0, <vscale x 2 x float> %1, <vscale x 2 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_x.f.w_nxv2i16_nxv2f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf2,tu,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x i16> @llvm.riscv.vfncvt.x.f.w.mask.nxv2i16.nxv2f32(
|
||||
<vscale x 2 x i16> %0,
|
||||
<vscale x 2 x float> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 2 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i16> @llvm.riscv.vfncvt.x.f.w.nxv4i16.nxv4f32(
|
||||
<vscale x 4 x float>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x i16> @intrinsic_vfncvt_x.f.w_nxv4i16_nxv4f32(<vscale x 4 x float> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_x.f.w_nxv4i16_nxv4f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m1,ta,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x i16> @llvm.riscv.vfncvt.x.f.w.nxv4i16.nxv4f32(
|
||||
<vscale x 4 x float> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 4 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i16> @llvm.riscv.vfncvt.x.f.w.mask.nxv4i16.nxv4f32(
|
||||
<vscale x 4 x i16>,
|
||||
<vscale x 4 x float>,
|
||||
<vscale x 4 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x i16> @intrinsic_vfncvt_mask_x.f.w_nxv4i16_nxv4f32(<vscale x 4 x i16> %0, <vscale x 4 x float> %1, <vscale x 4 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_x.f.w_nxv4i16_nxv4f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m1,tu,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x i16> @llvm.riscv.vfncvt.x.f.w.mask.nxv4i16.nxv4f32(
|
||||
<vscale x 4 x i16> %0,
|
||||
<vscale x 4 x float> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 4 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i16> @llvm.riscv.vfncvt.x.f.w.nxv8i16.nxv8f32(
|
||||
<vscale x 8 x float>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x i16> @intrinsic_vfncvt_x.f.w_nxv8i16_nxv8f32(<vscale x 8 x float> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_x.f.w_nxv8i16_nxv8f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m2,ta,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x i16> @llvm.riscv.vfncvt.x.f.w.nxv8i16.nxv8f32(
|
||||
<vscale x 8 x float> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 8 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i16> @llvm.riscv.vfncvt.x.f.w.mask.nxv8i16.nxv8f32(
|
||||
<vscale x 8 x i16>,
|
||||
<vscale x 8 x float>,
|
||||
<vscale x 8 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x i16> @intrinsic_vfncvt_mask_x.f.w_nxv8i16_nxv8f32(<vscale x 8 x i16> %0, <vscale x 8 x float> %1, <vscale x 8 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_x.f.w_nxv8i16_nxv8f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m2,tu,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x i16> @llvm.riscv.vfncvt.x.f.w.mask.nxv8i16.nxv8f32(
|
||||
<vscale x 8 x i16> %0,
|
||||
<vscale x 8 x float> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 8 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x i16> @llvm.riscv.vfncvt.x.f.w.nxv16i16.nxv16f32(
|
||||
<vscale x 16 x float>,
|
||||
i32);
|
||||
|
||||
define <vscale x 16 x i16> @intrinsic_vfncvt_x.f.w_nxv16i16_nxv16f32(<vscale x 16 x float> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_x.f.w_nxv16i16_nxv16f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m4,ta,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 16 x i16> @llvm.riscv.vfncvt.x.f.w.nxv16i16.nxv16f32(
|
||||
<vscale x 16 x float> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 16 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x i16> @llvm.riscv.vfncvt.x.f.w.mask.nxv16i16.nxv16f32(
|
||||
<vscale x 16 x i16>,
|
||||
<vscale x 16 x float>,
|
||||
<vscale x 16 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 16 x i16> @intrinsic_vfncvt_mask_x.f.w_nxv16i16_nxv16f32(<vscale x 16 x i16> %0, <vscale x 16 x float> %1, <vscale x 16 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_x.f.w_nxv16i16_nxv16f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m4,tu,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 16 x i16> @llvm.riscv.vfncvt.x.f.w.mask.nxv16i16.nxv16f32(
|
||||
<vscale x 16 x i16> %0,
|
||||
<vscale x 16 x float> %1,
|
||||
<vscale x 16 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 16 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i32> @llvm.riscv.vfncvt.x.f.w.nxv1i32.nxv1f64(
|
||||
<vscale x 1 x double>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x i32> @intrinsic_vfncvt_x.f.w_nxv1i32_nxv1f64(<vscale x 1 x double> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_x.f.w_nxv1i32_nxv1f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,mf2,ta,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x i32> @llvm.riscv.vfncvt.x.f.w.nxv1i32.nxv1f64(
|
||||
<vscale x 1 x double> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 1 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i32> @llvm.riscv.vfncvt.x.f.w.mask.nxv1i32.nxv1f64(
|
||||
<vscale x 1 x i32>,
|
||||
<vscale x 1 x double>,
|
||||
<vscale x 1 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x i32> @intrinsic_vfncvt_mask_x.f.w_nxv1i32_nxv1f64(<vscale x 1 x i32> %0, <vscale x 1 x double> %1, <vscale x 1 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_x.f.w_nxv1i32_nxv1f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,mf2,tu,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x i32> @llvm.riscv.vfncvt.x.f.w.mask.nxv1i32.nxv1f64(
|
||||
<vscale x 1 x i32> %0,
|
||||
<vscale x 1 x double> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 1 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i32> @llvm.riscv.vfncvt.x.f.w.nxv2i32.nxv2f64(
|
||||
<vscale x 2 x double>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x i32> @intrinsic_vfncvt_x.f.w_nxv2i32_nxv2f64(<vscale x 2 x double> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_x.f.w_nxv2i32_nxv2f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m1,ta,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x i32> @llvm.riscv.vfncvt.x.f.w.nxv2i32.nxv2f64(
|
||||
<vscale x 2 x double> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 2 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i32> @llvm.riscv.vfncvt.x.f.w.mask.nxv2i32.nxv2f64(
|
||||
<vscale x 2 x i32>,
|
||||
<vscale x 2 x double>,
|
||||
<vscale x 2 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x i32> @intrinsic_vfncvt_mask_x.f.w_nxv2i32_nxv2f64(<vscale x 2 x i32> %0, <vscale x 2 x double> %1, <vscale x 2 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_x.f.w_nxv2i32_nxv2f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m1,tu,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x i32> @llvm.riscv.vfncvt.x.f.w.mask.nxv2i32.nxv2f64(
|
||||
<vscale x 2 x i32> %0,
|
||||
<vscale x 2 x double> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 2 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i32> @llvm.riscv.vfncvt.x.f.w.nxv4i32.nxv4f64(
|
||||
<vscale x 4 x double>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x i32> @intrinsic_vfncvt_x.f.w_nxv4i32_nxv4f64(<vscale x 4 x double> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_x.f.w_nxv4i32_nxv4f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m2,ta,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x i32> @llvm.riscv.vfncvt.x.f.w.nxv4i32.nxv4f64(
|
||||
<vscale x 4 x double> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 4 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i32> @llvm.riscv.vfncvt.x.f.w.mask.nxv4i32.nxv4f64(
|
||||
<vscale x 4 x i32>,
|
||||
<vscale x 4 x double>,
|
||||
<vscale x 4 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x i32> @intrinsic_vfncvt_mask_x.f.w_nxv4i32_nxv4f64(<vscale x 4 x i32> %0, <vscale x 4 x double> %1, <vscale x 4 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_x.f.w_nxv4i32_nxv4f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m2,tu,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x i32> @llvm.riscv.vfncvt.x.f.w.mask.nxv4i32.nxv4f64(
|
||||
<vscale x 4 x i32> %0,
|
||||
<vscale x 4 x double> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 4 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i32> @llvm.riscv.vfncvt.x.f.w.nxv8i32.nxv8f64(
|
||||
<vscale x 8 x double>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x i32> @intrinsic_vfncvt_x.f.w_nxv8i32_nxv8f64(<vscale x 8 x double> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_x.f.w_nxv8i32_nxv8f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m4,ta,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x i32> @llvm.riscv.vfncvt.x.f.w.nxv8i32.nxv8f64(
|
||||
<vscale x 8 x double> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 8 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i32> @llvm.riscv.vfncvt.x.f.w.mask.nxv8i32.nxv8f64(
|
||||
<vscale x 8 x i32>,
|
||||
<vscale x 8 x double>,
|
||||
<vscale x 8 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x i32> @intrinsic_vfncvt_mask_x.f.w_nxv8i32_nxv8f64(<vscale x 8 x i32> %0, <vscale x 8 x double> %1, <vscale x 8 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_x.f.w_nxv8i32_nxv8f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m4,tu,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x i32> @llvm.riscv.vfncvt.x.f.w.mask.nxv8i32.nxv8f64(
|
||||
<vscale x 8 x i32> %0,
|
||||
<vscale x 8 x double> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 8 x i32> %a
|
||||
}
|
||||
|
|
@ -0,0 +1,541 @@
|
|||
; RUN: llc -mtriple=riscv64 -mattr=+experimental-v,+d,+experimental-zfh -verify-machineinstrs \
|
||||
; RUN: --riscv-no-aliases < %s | FileCheck %s
|
||||
declare <vscale x 1 x i8> @llvm.riscv.vfncvt.x.f.w.nxv1i8.nxv1f16(
|
||||
<vscale x 1 x half>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x i8> @intrinsic_vfncvt_x.f.w_nxv1i8_nxv1f16(<vscale x 1 x half> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_x.f.w_nxv1i8_nxv1f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf8,ta,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x i8> @llvm.riscv.vfncvt.x.f.w.nxv1i8.nxv1f16(
|
||||
<vscale x 1 x half> %0,
|
||||
i64 %1)
|
||||
|
||||
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|
||||
}
|
||||
|
||||
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|
||||
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|
||||
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|
||||
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|
||||
i64);
|
||||
|
||||
define <vscale x 1 x i8> @intrinsic_vfncvt_mask_x.f.w_nxv1i8_nxv1f16(<vscale x 1 x i8> %0, <vscale x 1 x half> %1, <vscale x 1 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_x.f.w_nxv1i8_nxv1f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf8,tu,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x i8> @llvm.riscv.vfncvt.x.f.w.mask.nxv1i8.nxv1f16(
|
||||
<vscale x 1 x i8> %0,
|
||||
<vscale x 1 x half> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 1 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i8> @llvm.riscv.vfncvt.x.f.w.nxv2i8.nxv2f16(
|
||||
<vscale x 2 x half>,
|
||||
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|
||||
|
||||
define <vscale x 2 x i8> @intrinsic_vfncvt_x.f.w_nxv2i8_nxv2f16(<vscale x 2 x half> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_x.f.w_nxv2i8_nxv2f16
|
||||
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|
||||
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|
||||
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|
||||
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|
||||
i64 %1)
|
||||
|
||||
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|
||||
}
|
||||
|
||||
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|
||||
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|
||||
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|
||||
<vscale x 2 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x i8> @intrinsic_vfncvt_mask_x.f.w_nxv2i8_nxv2f16(<vscale x 2 x i8> %0, <vscale x 2 x half> %1, <vscale x 2 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
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|
||||
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|
||||
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|
||||
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|
||||
<vscale x 2 x i8> %0,
|
||||
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|
||||
<vscale x 2 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 2 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i8> @llvm.riscv.vfncvt.x.f.w.nxv4i8.nxv4f16(
|
||||
<vscale x 4 x half>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x i8> @intrinsic_vfncvt_x.f.w_nxv4i8_nxv4f16(<vscale x 4 x half> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_x.f.w_nxv4i8_nxv4f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf2,ta,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x i8> @llvm.riscv.vfncvt.x.f.w.nxv4i8.nxv4f16(
|
||||
<vscale x 4 x half> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 4 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i8> @llvm.riscv.vfncvt.x.f.w.mask.nxv4i8.nxv4f16(
|
||||
<vscale x 4 x i8>,
|
||||
<vscale x 4 x half>,
|
||||
<vscale x 4 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x i8> @intrinsic_vfncvt_mask_x.f.w_nxv4i8_nxv4f16(<vscale x 4 x i8> %0, <vscale x 4 x half> %1, <vscale x 4 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_x.f.w_nxv4i8_nxv4f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf2,tu,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x i8> @llvm.riscv.vfncvt.x.f.w.mask.nxv4i8.nxv4f16(
|
||||
<vscale x 4 x i8> %0,
|
||||
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|
||||
<vscale x 4 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 4 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i8> @llvm.riscv.vfncvt.x.f.w.nxv8i8.nxv8f16(
|
||||
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|
||||
i64);
|
||||
|
||||
define <vscale x 8 x i8> @intrinsic_vfncvt_x.f.w_nxv8i8_nxv8f16(<vscale x 8 x half> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_x.f.w_nxv8i8_nxv8f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m1,ta,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x i8> @llvm.riscv.vfncvt.x.f.w.nxv8i8.nxv8f16(
|
||||
<vscale x 8 x half> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 8 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i8> @llvm.riscv.vfncvt.x.f.w.mask.nxv8i8.nxv8f16(
|
||||
<vscale x 8 x i8>,
|
||||
<vscale x 8 x half>,
|
||||
<vscale x 8 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x i8> @intrinsic_vfncvt_mask_x.f.w_nxv8i8_nxv8f16(<vscale x 8 x i8> %0, <vscale x 8 x half> %1, <vscale x 8 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_x.f.w_nxv8i8_nxv8f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m1,tu,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x i8> @llvm.riscv.vfncvt.x.f.w.mask.nxv8i8.nxv8f16(
|
||||
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|
||||
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|
||||
<vscale x 8 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 8 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x i8> @llvm.riscv.vfncvt.x.f.w.nxv16i8.nxv16f16(
|
||||
<vscale x 16 x half>,
|
||||
i64);
|
||||
|
||||
define <vscale x 16 x i8> @intrinsic_vfncvt_x.f.w_nxv16i8_nxv16f16(<vscale x 16 x half> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_x.f.w_nxv16i8_nxv16f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m2,ta,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 16 x i8> @llvm.riscv.vfncvt.x.f.w.nxv16i8.nxv16f16(
|
||||
<vscale x 16 x half> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 16 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x i8> @llvm.riscv.vfncvt.x.f.w.mask.nxv16i8.nxv16f16(
|
||||
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|
||||
<vscale x 16 x half>,
|
||||
<vscale x 16 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 16 x i8> @intrinsic_vfncvt_mask_x.f.w_nxv16i8_nxv16f16(<vscale x 16 x i8> %0, <vscale x 16 x half> %1, <vscale x 16 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_x.f.w_nxv16i8_nxv16f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m2,tu,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 16 x i8> @llvm.riscv.vfncvt.x.f.w.mask.nxv16i8.nxv16f16(
|
||||
<vscale x 16 x i8> %0,
|
||||
<vscale x 16 x half> %1,
|
||||
<vscale x 16 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 16 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 32 x i8> @llvm.riscv.vfncvt.x.f.w.nxv32i8.nxv32f16(
|
||||
<vscale x 32 x half>,
|
||||
i64);
|
||||
|
||||
define <vscale x 32 x i8> @intrinsic_vfncvt_x.f.w_nxv32i8_nxv32f16(<vscale x 32 x half> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_x.f.w_nxv32i8_nxv32f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m4,ta,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 32 x i8> @llvm.riscv.vfncvt.x.f.w.nxv32i8.nxv32f16(
|
||||
<vscale x 32 x half> %0,
|
||||
i64 %1)
|
||||
|
||||
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|
||||
}
|
||||
|
||||
declare <vscale x 32 x i8> @llvm.riscv.vfncvt.x.f.w.mask.nxv32i8.nxv32f16(
|
||||
<vscale x 32 x i8>,
|
||||
<vscale x 32 x half>,
|
||||
<vscale x 32 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 32 x i8> @intrinsic_vfncvt_mask_x.f.w_nxv32i8_nxv32f16(<vscale x 32 x i8> %0, <vscale x 32 x half> %1, <vscale x 32 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_x.f.w_nxv32i8_nxv32f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m4,tu,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 32 x i8> @llvm.riscv.vfncvt.x.f.w.mask.nxv32i8.nxv32f16(
|
||||
<vscale x 32 x i8> %0,
|
||||
<vscale x 32 x half> %1,
|
||||
<vscale x 32 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 32 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i16> @llvm.riscv.vfncvt.x.f.w.nxv1i16.nxv1f32(
|
||||
<vscale x 1 x float>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x i16> @intrinsic_vfncvt_x.f.w_nxv1i16_nxv1f32(<vscale x 1 x float> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_x.f.w_nxv1i16_nxv1f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf4,ta,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x i16> @llvm.riscv.vfncvt.x.f.w.nxv1i16.nxv1f32(
|
||||
<vscale x 1 x float> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 1 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i16> @llvm.riscv.vfncvt.x.f.w.mask.nxv1i16.nxv1f32(
|
||||
<vscale x 1 x i16>,
|
||||
<vscale x 1 x float>,
|
||||
<vscale x 1 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x i16> @intrinsic_vfncvt_mask_x.f.w_nxv1i16_nxv1f32(<vscale x 1 x i16> %0, <vscale x 1 x float> %1, <vscale x 1 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_x.f.w_nxv1i16_nxv1f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf4,tu,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x i16> @llvm.riscv.vfncvt.x.f.w.mask.nxv1i16.nxv1f32(
|
||||
<vscale x 1 x i16> %0,
|
||||
<vscale x 1 x float> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 1 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i16> @llvm.riscv.vfncvt.x.f.w.nxv2i16.nxv2f32(
|
||||
<vscale x 2 x float>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x i16> @intrinsic_vfncvt_x.f.w_nxv2i16_nxv2f32(<vscale x 2 x float> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_x.f.w_nxv2i16_nxv2f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf2,ta,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x i16> @llvm.riscv.vfncvt.x.f.w.nxv2i16.nxv2f32(
|
||||
<vscale x 2 x float> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 2 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i16> @llvm.riscv.vfncvt.x.f.w.mask.nxv2i16.nxv2f32(
|
||||
<vscale x 2 x i16>,
|
||||
<vscale x 2 x float>,
|
||||
<vscale x 2 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x i16> @intrinsic_vfncvt_mask_x.f.w_nxv2i16_nxv2f32(<vscale x 2 x i16> %0, <vscale x 2 x float> %1, <vscale x 2 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_x.f.w_nxv2i16_nxv2f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf2,tu,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x i16> @llvm.riscv.vfncvt.x.f.w.mask.nxv2i16.nxv2f32(
|
||||
<vscale x 2 x i16> %0,
|
||||
<vscale x 2 x float> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 2 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i16> @llvm.riscv.vfncvt.x.f.w.nxv4i16.nxv4f32(
|
||||
<vscale x 4 x float>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x i16> @intrinsic_vfncvt_x.f.w_nxv4i16_nxv4f32(<vscale x 4 x float> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_x.f.w_nxv4i16_nxv4f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m1,ta,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x i16> @llvm.riscv.vfncvt.x.f.w.nxv4i16.nxv4f32(
|
||||
<vscale x 4 x float> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 4 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i16> @llvm.riscv.vfncvt.x.f.w.mask.nxv4i16.nxv4f32(
|
||||
<vscale x 4 x i16>,
|
||||
<vscale x 4 x float>,
|
||||
<vscale x 4 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x i16> @intrinsic_vfncvt_mask_x.f.w_nxv4i16_nxv4f32(<vscale x 4 x i16> %0, <vscale x 4 x float> %1, <vscale x 4 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_x.f.w_nxv4i16_nxv4f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m1,tu,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x i16> @llvm.riscv.vfncvt.x.f.w.mask.nxv4i16.nxv4f32(
|
||||
<vscale x 4 x i16> %0,
|
||||
<vscale x 4 x float> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 4 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i16> @llvm.riscv.vfncvt.x.f.w.nxv8i16.nxv8f32(
|
||||
<vscale x 8 x float>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x i16> @intrinsic_vfncvt_x.f.w_nxv8i16_nxv8f32(<vscale x 8 x float> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_x.f.w_nxv8i16_nxv8f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m2,ta,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x i16> @llvm.riscv.vfncvt.x.f.w.nxv8i16.nxv8f32(
|
||||
<vscale x 8 x float> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 8 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i16> @llvm.riscv.vfncvt.x.f.w.mask.nxv8i16.nxv8f32(
|
||||
<vscale x 8 x i16>,
|
||||
<vscale x 8 x float>,
|
||||
<vscale x 8 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x i16> @intrinsic_vfncvt_mask_x.f.w_nxv8i16_nxv8f32(<vscale x 8 x i16> %0, <vscale x 8 x float> %1, <vscale x 8 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_x.f.w_nxv8i16_nxv8f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m2,tu,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x i16> @llvm.riscv.vfncvt.x.f.w.mask.nxv8i16.nxv8f32(
|
||||
<vscale x 8 x i16> %0,
|
||||
<vscale x 8 x float> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 8 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x i16> @llvm.riscv.vfncvt.x.f.w.nxv16i16.nxv16f32(
|
||||
<vscale x 16 x float>,
|
||||
i64);
|
||||
|
||||
define <vscale x 16 x i16> @intrinsic_vfncvt_x.f.w_nxv16i16_nxv16f32(<vscale x 16 x float> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_x.f.w_nxv16i16_nxv16f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m4,ta,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 16 x i16> @llvm.riscv.vfncvt.x.f.w.nxv16i16.nxv16f32(
|
||||
<vscale x 16 x float> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 16 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x i16> @llvm.riscv.vfncvt.x.f.w.mask.nxv16i16.nxv16f32(
|
||||
<vscale x 16 x i16>,
|
||||
<vscale x 16 x float>,
|
||||
<vscale x 16 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 16 x i16> @intrinsic_vfncvt_mask_x.f.w_nxv16i16_nxv16f32(<vscale x 16 x i16> %0, <vscale x 16 x float> %1, <vscale x 16 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_x.f.w_nxv16i16_nxv16f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m4,tu,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 16 x i16> @llvm.riscv.vfncvt.x.f.w.mask.nxv16i16.nxv16f32(
|
||||
<vscale x 16 x i16> %0,
|
||||
<vscale x 16 x float> %1,
|
||||
<vscale x 16 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 16 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i32> @llvm.riscv.vfncvt.x.f.w.nxv1i32.nxv1f64(
|
||||
<vscale x 1 x double>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x i32> @intrinsic_vfncvt_x.f.w_nxv1i32_nxv1f64(<vscale x 1 x double> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_x.f.w_nxv1i32_nxv1f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,mf2,ta,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x i32> @llvm.riscv.vfncvt.x.f.w.nxv1i32.nxv1f64(
|
||||
<vscale x 1 x double> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 1 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i32> @llvm.riscv.vfncvt.x.f.w.mask.nxv1i32.nxv1f64(
|
||||
<vscale x 1 x i32>,
|
||||
<vscale x 1 x double>,
|
||||
<vscale x 1 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x i32> @intrinsic_vfncvt_mask_x.f.w_nxv1i32_nxv1f64(<vscale x 1 x i32> %0, <vscale x 1 x double> %1, <vscale x 1 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_x.f.w_nxv1i32_nxv1f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,mf2,tu,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x i32> @llvm.riscv.vfncvt.x.f.w.mask.nxv1i32.nxv1f64(
|
||||
<vscale x 1 x i32> %0,
|
||||
<vscale x 1 x double> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 1 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i32> @llvm.riscv.vfncvt.x.f.w.nxv2i32.nxv2f64(
|
||||
<vscale x 2 x double>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x i32> @intrinsic_vfncvt_x.f.w_nxv2i32_nxv2f64(<vscale x 2 x double> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_x.f.w_nxv2i32_nxv2f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m1,ta,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x i32> @llvm.riscv.vfncvt.x.f.w.nxv2i32.nxv2f64(
|
||||
<vscale x 2 x double> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 2 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i32> @llvm.riscv.vfncvt.x.f.w.mask.nxv2i32.nxv2f64(
|
||||
<vscale x 2 x i32>,
|
||||
<vscale x 2 x double>,
|
||||
<vscale x 2 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x i32> @intrinsic_vfncvt_mask_x.f.w_nxv2i32_nxv2f64(<vscale x 2 x i32> %0, <vscale x 2 x double> %1, <vscale x 2 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_x.f.w_nxv2i32_nxv2f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m1,tu,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x i32> @llvm.riscv.vfncvt.x.f.w.mask.nxv2i32.nxv2f64(
|
||||
<vscale x 2 x i32> %0,
|
||||
<vscale x 2 x double> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 2 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i32> @llvm.riscv.vfncvt.x.f.w.nxv4i32.nxv4f64(
|
||||
<vscale x 4 x double>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x i32> @intrinsic_vfncvt_x.f.w_nxv4i32_nxv4f64(<vscale x 4 x double> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_x.f.w_nxv4i32_nxv4f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m2,ta,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x i32> @llvm.riscv.vfncvt.x.f.w.nxv4i32.nxv4f64(
|
||||
<vscale x 4 x double> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 4 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i32> @llvm.riscv.vfncvt.x.f.w.mask.nxv4i32.nxv4f64(
|
||||
<vscale x 4 x i32>,
|
||||
<vscale x 4 x double>,
|
||||
<vscale x 4 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x i32> @intrinsic_vfncvt_mask_x.f.w_nxv4i32_nxv4f64(<vscale x 4 x i32> %0, <vscale x 4 x double> %1, <vscale x 4 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_x.f.w_nxv4i32_nxv4f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m2,tu,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x i32> @llvm.riscv.vfncvt.x.f.w.mask.nxv4i32.nxv4f64(
|
||||
<vscale x 4 x i32> %0,
|
||||
<vscale x 4 x double> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 4 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i32> @llvm.riscv.vfncvt.x.f.w.nxv8i32.nxv8f64(
|
||||
<vscale x 8 x double>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x i32> @intrinsic_vfncvt_x.f.w_nxv8i32_nxv8f64(<vscale x 8 x double> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_x.f.w_nxv8i32_nxv8f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m4,ta,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x i32> @llvm.riscv.vfncvt.x.f.w.nxv8i32.nxv8f64(
|
||||
<vscale x 8 x double> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 8 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i32> @llvm.riscv.vfncvt.x.f.w.mask.nxv8i32.nxv8f64(
|
||||
<vscale x 8 x i32>,
|
||||
<vscale x 8 x double>,
|
||||
<vscale x 8 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x i32> @intrinsic_vfncvt_mask_x.f.w_nxv8i32_nxv8f64(<vscale x 8 x i32> %0, <vscale x 8 x double> %1, <vscale x 8 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_x.f.w_nxv8i32_nxv8f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m4,tu,mu
|
||||
; CHECK: vfncvt.x.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x i32> @llvm.riscv.vfncvt.x.f.w.mask.nxv8i32.nxv8f64(
|
||||
<vscale x 8 x i32> %0,
|
||||
<vscale x 8 x double> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 8 x i32> %a
|
||||
}
|
||||
|
|
@ -0,0 +1,541 @@
|
|||
; RUN: llc -mtriple=riscv32 -mattr=+experimental-v,+d,+experimental-zfh -verify-machineinstrs \
|
||||
; RUN: --riscv-no-aliases < %s | FileCheck %s
|
||||
declare <vscale x 1 x i8> @llvm.riscv.vfncvt.xu.f.w.nxv1i8.nxv1f16(
|
||||
<vscale x 1 x half>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x i8> @intrinsic_vfncvt_xu.f.w_nxv1i8_nxv1f16(<vscale x 1 x half> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_xu.f.w_nxv1i8_nxv1f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf8,ta,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x i8> @llvm.riscv.vfncvt.xu.f.w.nxv1i8.nxv1f16(
|
||||
<vscale x 1 x half> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 1 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i8> @llvm.riscv.vfncvt.xu.f.w.mask.nxv1i8.nxv1f16(
|
||||
<vscale x 1 x i8>,
|
||||
<vscale x 1 x half>,
|
||||
<vscale x 1 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x i8> @intrinsic_vfncvt_mask_xu.f.w_nxv1i8_nxv1f16(<vscale x 1 x i8> %0, <vscale x 1 x half> %1, <vscale x 1 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_xu.f.w_nxv1i8_nxv1f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf8,tu,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x i8> @llvm.riscv.vfncvt.xu.f.w.mask.nxv1i8.nxv1f16(
|
||||
<vscale x 1 x i8> %0,
|
||||
<vscale x 1 x half> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 1 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i8> @llvm.riscv.vfncvt.xu.f.w.nxv2i8.nxv2f16(
|
||||
<vscale x 2 x half>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x i8> @intrinsic_vfncvt_xu.f.w_nxv2i8_nxv2f16(<vscale x 2 x half> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_xu.f.w_nxv2i8_nxv2f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf4,ta,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x i8> @llvm.riscv.vfncvt.xu.f.w.nxv2i8.nxv2f16(
|
||||
<vscale x 2 x half> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 2 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i8> @llvm.riscv.vfncvt.xu.f.w.mask.nxv2i8.nxv2f16(
|
||||
<vscale x 2 x i8>,
|
||||
<vscale x 2 x half>,
|
||||
<vscale x 2 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x i8> @intrinsic_vfncvt_mask_xu.f.w_nxv2i8_nxv2f16(<vscale x 2 x i8> %0, <vscale x 2 x half> %1, <vscale x 2 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_xu.f.w_nxv2i8_nxv2f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf4,tu,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x i8> @llvm.riscv.vfncvt.xu.f.w.mask.nxv2i8.nxv2f16(
|
||||
<vscale x 2 x i8> %0,
|
||||
<vscale x 2 x half> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 2 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i8> @llvm.riscv.vfncvt.xu.f.w.nxv4i8.nxv4f16(
|
||||
<vscale x 4 x half>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x i8> @intrinsic_vfncvt_xu.f.w_nxv4i8_nxv4f16(<vscale x 4 x half> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_xu.f.w_nxv4i8_nxv4f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf2,ta,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x i8> @llvm.riscv.vfncvt.xu.f.w.nxv4i8.nxv4f16(
|
||||
<vscale x 4 x half> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 4 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i8> @llvm.riscv.vfncvt.xu.f.w.mask.nxv4i8.nxv4f16(
|
||||
<vscale x 4 x i8>,
|
||||
<vscale x 4 x half>,
|
||||
<vscale x 4 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x i8> @intrinsic_vfncvt_mask_xu.f.w_nxv4i8_nxv4f16(<vscale x 4 x i8> %0, <vscale x 4 x half> %1, <vscale x 4 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_xu.f.w_nxv4i8_nxv4f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf2,tu,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
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|
||||
<vscale x 4 x i8> %0,
|
||||
<vscale x 4 x half> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 4 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i8> @llvm.riscv.vfncvt.xu.f.w.nxv8i8.nxv8f16(
|
||||
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|
||||
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|
||||
|
||||
define <vscale x 8 x i8> @intrinsic_vfncvt_xu.f.w_nxv8i8_nxv8f16(<vscale x 8 x half> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_xu.f.w_nxv8i8_nxv8f16
|
||||
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|
||||
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|
||||
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|
||||
<vscale x 8 x half> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 8 x i8> %a
|
||||
}
|
||||
|
||||
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|
||||
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|
||||
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|
||||
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|
||||
i32);
|
||||
|
||||
define <vscale x 8 x i8> @intrinsic_vfncvt_mask_xu.f.w_nxv8i8_nxv8f16(<vscale x 8 x i8> %0, <vscale x 8 x half> %1, <vscale x 8 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_xu.f.w_nxv8i8_nxv8f16
|
||||
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|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
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|
||||
<vscale x 8 x i8> %0,
|
||||
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|
||||
<vscale x 8 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 8 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x i8> @llvm.riscv.vfncvt.xu.f.w.nxv16i8.nxv16f16(
|
||||
<vscale x 16 x half>,
|
||||
i32);
|
||||
|
||||
define <vscale x 16 x i8> @intrinsic_vfncvt_xu.f.w_nxv16i8_nxv16f16(<vscale x 16 x half> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_xu.f.w_nxv16i8_nxv16f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m2,ta,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 16 x i8> @llvm.riscv.vfncvt.xu.f.w.nxv16i8.nxv16f16(
|
||||
<vscale x 16 x half> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 16 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x i8> @llvm.riscv.vfncvt.xu.f.w.mask.nxv16i8.nxv16f16(
|
||||
<vscale x 16 x i8>,
|
||||
<vscale x 16 x half>,
|
||||
<vscale x 16 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 16 x i8> @intrinsic_vfncvt_mask_xu.f.w_nxv16i8_nxv16f16(<vscale x 16 x i8> %0, <vscale x 16 x half> %1, <vscale x 16 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_xu.f.w_nxv16i8_nxv16f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m2,tu,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 16 x i8> @llvm.riscv.vfncvt.xu.f.w.mask.nxv16i8.nxv16f16(
|
||||
<vscale x 16 x i8> %0,
|
||||
<vscale x 16 x half> %1,
|
||||
<vscale x 16 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 16 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 32 x i8> @llvm.riscv.vfncvt.xu.f.w.nxv32i8.nxv32f16(
|
||||
<vscale x 32 x half>,
|
||||
i32);
|
||||
|
||||
define <vscale x 32 x i8> @intrinsic_vfncvt_xu.f.w_nxv32i8_nxv32f16(<vscale x 32 x half> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_xu.f.w_nxv32i8_nxv32f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m4,ta,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 32 x i8> @llvm.riscv.vfncvt.xu.f.w.nxv32i8.nxv32f16(
|
||||
<vscale x 32 x half> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 32 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 32 x i8> @llvm.riscv.vfncvt.xu.f.w.mask.nxv32i8.nxv32f16(
|
||||
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|
||||
<vscale x 32 x half>,
|
||||
<vscale x 32 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 32 x i8> @intrinsic_vfncvt_mask_xu.f.w_nxv32i8_nxv32f16(<vscale x 32 x i8> %0, <vscale x 32 x half> %1, <vscale x 32 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_xu.f.w_nxv32i8_nxv32f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m4,tu,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 32 x i8> @llvm.riscv.vfncvt.xu.f.w.mask.nxv32i8.nxv32f16(
|
||||
<vscale x 32 x i8> %0,
|
||||
<vscale x 32 x half> %1,
|
||||
<vscale x 32 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 32 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i16> @llvm.riscv.vfncvt.xu.f.w.nxv1i16.nxv1f32(
|
||||
<vscale x 1 x float>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x i16> @intrinsic_vfncvt_xu.f.w_nxv1i16_nxv1f32(<vscale x 1 x float> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_xu.f.w_nxv1i16_nxv1f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf4,ta,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x i16> @llvm.riscv.vfncvt.xu.f.w.nxv1i16.nxv1f32(
|
||||
<vscale x 1 x float> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 1 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i16> @llvm.riscv.vfncvt.xu.f.w.mask.nxv1i16.nxv1f32(
|
||||
<vscale x 1 x i16>,
|
||||
<vscale x 1 x float>,
|
||||
<vscale x 1 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x i16> @intrinsic_vfncvt_mask_xu.f.w_nxv1i16_nxv1f32(<vscale x 1 x i16> %0, <vscale x 1 x float> %1, <vscale x 1 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_xu.f.w_nxv1i16_nxv1f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf4,tu,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x i16> @llvm.riscv.vfncvt.xu.f.w.mask.nxv1i16.nxv1f32(
|
||||
<vscale x 1 x i16> %0,
|
||||
<vscale x 1 x float> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 1 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i16> @llvm.riscv.vfncvt.xu.f.w.nxv2i16.nxv2f32(
|
||||
<vscale x 2 x float>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x i16> @intrinsic_vfncvt_xu.f.w_nxv2i16_nxv2f32(<vscale x 2 x float> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_xu.f.w_nxv2i16_nxv2f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf2,ta,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x i16> @llvm.riscv.vfncvt.xu.f.w.nxv2i16.nxv2f32(
|
||||
<vscale x 2 x float> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 2 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i16> @llvm.riscv.vfncvt.xu.f.w.mask.nxv2i16.nxv2f32(
|
||||
<vscale x 2 x i16>,
|
||||
<vscale x 2 x float>,
|
||||
<vscale x 2 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x i16> @intrinsic_vfncvt_mask_xu.f.w_nxv2i16_nxv2f32(<vscale x 2 x i16> %0, <vscale x 2 x float> %1, <vscale x 2 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_xu.f.w_nxv2i16_nxv2f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf2,tu,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x i16> @llvm.riscv.vfncvt.xu.f.w.mask.nxv2i16.nxv2f32(
|
||||
<vscale x 2 x i16> %0,
|
||||
<vscale x 2 x float> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 2 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i16> @llvm.riscv.vfncvt.xu.f.w.nxv4i16.nxv4f32(
|
||||
<vscale x 4 x float>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x i16> @intrinsic_vfncvt_xu.f.w_nxv4i16_nxv4f32(<vscale x 4 x float> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_xu.f.w_nxv4i16_nxv4f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m1,ta,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x i16> @llvm.riscv.vfncvt.xu.f.w.nxv4i16.nxv4f32(
|
||||
<vscale x 4 x float> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 4 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i16> @llvm.riscv.vfncvt.xu.f.w.mask.nxv4i16.nxv4f32(
|
||||
<vscale x 4 x i16>,
|
||||
<vscale x 4 x float>,
|
||||
<vscale x 4 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x i16> @intrinsic_vfncvt_mask_xu.f.w_nxv4i16_nxv4f32(<vscale x 4 x i16> %0, <vscale x 4 x float> %1, <vscale x 4 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_xu.f.w_nxv4i16_nxv4f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m1,tu,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x i16> @llvm.riscv.vfncvt.xu.f.w.mask.nxv4i16.nxv4f32(
|
||||
<vscale x 4 x i16> %0,
|
||||
<vscale x 4 x float> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 4 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i16> @llvm.riscv.vfncvt.xu.f.w.nxv8i16.nxv8f32(
|
||||
<vscale x 8 x float>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x i16> @intrinsic_vfncvt_xu.f.w_nxv8i16_nxv8f32(<vscale x 8 x float> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_xu.f.w_nxv8i16_nxv8f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m2,ta,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x i16> @llvm.riscv.vfncvt.xu.f.w.nxv8i16.nxv8f32(
|
||||
<vscale x 8 x float> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 8 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i16> @llvm.riscv.vfncvt.xu.f.w.mask.nxv8i16.nxv8f32(
|
||||
<vscale x 8 x i16>,
|
||||
<vscale x 8 x float>,
|
||||
<vscale x 8 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x i16> @intrinsic_vfncvt_mask_xu.f.w_nxv8i16_nxv8f32(<vscale x 8 x i16> %0, <vscale x 8 x float> %1, <vscale x 8 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_xu.f.w_nxv8i16_nxv8f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m2,tu,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x i16> @llvm.riscv.vfncvt.xu.f.w.mask.nxv8i16.nxv8f32(
|
||||
<vscale x 8 x i16> %0,
|
||||
<vscale x 8 x float> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 8 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x i16> @llvm.riscv.vfncvt.xu.f.w.nxv16i16.nxv16f32(
|
||||
<vscale x 16 x float>,
|
||||
i32);
|
||||
|
||||
define <vscale x 16 x i16> @intrinsic_vfncvt_xu.f.w_nxv16i16_nxv16f32(<vscale x 16 x float> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_xu.f.w_nxv16i16_nxv16f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m4,ta,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 16 x i16> @llvm.riscv.vfncvt.xu.f.w.nxv16i16.nxv16f32(
|
||||
<vscale x 16 x float> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 16 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x i16> @llvm.riscv.vfncvt.xu.f.w.mask.nxv16i16.nxv16f32(
|
||||
<vscale x 16 x i16>,
|
||||
<vscale x 16 x float>,
|
||||
<vscale x 16 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 16 x i16> @intrinsic_vfncvt_mask_xu.f.w_nxv16i16_nxv16f32(<vscale x 16 x i16> %0, <vscale x 16 x float> %1, <vscale x 16 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_xu.f.w_nxv16i16_nxv16f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m4,tu,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 16 x i16> @llvm.riscv.vfncvt.xu.f.w.mask.nxv16i16.nxv16f32(
|
||||
<vscale x 16 x i16> %0,
|
||||
<vscale x 16 x float> %1,
|
||||
<vscale x 16 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 16 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i32> @llvm.riscv.vfncvt.xu.f.w.nxv1i32.nxv1f64(
|
||||
<vscale x 1 x double>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x i32> @intrinsic_vfncvt_xu.f.w_nxv1i32_nxv1f64(<vscale x 1 x double> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_xu.f.w_nxv1i32_nxv1f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,mf2,ta,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x i32> @llvm.riscv.vfncvt.xu.f.w.nxv1i32.nxv1f64(
|
||||
<vscale x 1 x double> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 1 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i32> @llvm.riscv.vfncvt.xu.f.w.mask.nxv1i32.nxv1f64(
|
||||
<vscale x 1 x i32>,
|
||||
<vscale x 1 x double>,
|
||||
<vscale x 1 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 1 x i32> @intrinsic_vfncvt_mask_xu.f.w_nxv1i32_nxv1f64(<vscale x 1 x i32> %0, <vscale x 1 x double> %1, <vscale x 1 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_xu.f.w_nxv1i32_nxv1f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,mf2,tu,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x i32> @llvm.riscv.vfncvt.xu.f.w.mask.nxv1i32.nxv1f64(
|
||||
<vscale x 1 x i32> %0,
|
||||
<vscale x 1 x double> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 1 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i32> @llvm.riscv.vfncvt.xu.f.w.nxv2i32.nxv2f64(
|
||||
<vscale x 2 x double>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x i32> @intrinsic_vfncvt_xu.f.w_nxv2i32_nxv2f64(<vscale x 2 x double> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_xu.f.w_nxv2i32_nxv2f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m1,ta,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x i32> @llvm.riscv.vfncvt.xu.f.w.nxv2i32.nxv2f64(
|
||||
<vscale x 2 x double> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 2 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i32> @llvm.riscv.vfncvt.xu.f.w.mask.nxv2i32.nxv2f64(
|
||||
<vscale x 2 x i32>,
|
||||
<vscale x 2 x double>,
|
||||
<vscale x 2 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 2 x i32> @intrinsic_vfncvt_mask_xu.f.w_nxv2i32_nxv2f64(<vscale x 2 x i32> %0, <vscale x 2 x double> %1, <vscale x 2 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_xu.f.w_nxv2i32_nxv2f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m1,tu,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x i32> @llvm.riscv.vfncvt.xu.f.w.mask.nxv2i32.nxv2f64(
|
||||
<vscale x 2 x i32> %0,
|
||||
<vscale x 2 x double> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 2 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i32> @llvm.riscv.vfncvt.xu.f.w.nxv4i32.nxv4f64(
|
||||
<vscale x 4 x double>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x i32> @intrinsic_vfncvt_xu.f.w_nxv4i32_nxv4f64(<vscale x 4 x double> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_xu.f.w_nxv4i32_nxv4f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m2,ta,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x i32> @llvm.riscv.vfncvt.xu.f.w.nxv4i32.nxv4f64(
|
||||
<vscale x 4 x double> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 4 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i32> @llvm.riscv.vfncvt.xu.f.w.mask.nxv4i32.nxv4f64(
|
||||
<vscale x 4 x i32>,
|
||||
<vscale x 4 x double>,
|
||||
<vscale x 4 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 4 x i32> @intrinsic_vfncvt_mask_xu.f.w_nxv4i32_nxv4f64(<vscale x 4 x i32> %0, <vscale x 4 x double> %1, <vscale x 4 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_xu.f.w_nxv4i32_nxv4f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m2,tu,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x i32> @llvm.riscv.vfncvt.xu.f.w.mask.nxv4i32.nxv4f64(
|
||||
<vscale x 4 x i32> %0,
|
||||
<vscale x 4 x double> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 4 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i32> @llvm.riscv.vfncvt.xu.f.w.nxv8i32.nxv8f64(
|
||||
<vscale x 8 x double>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x i32> @intrinsic_vfncvt_xu.f.w_nxv8i32_nxv8f64(<vscale x 8 x double> %0, i32 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_xu.f.w_nxv8i32_nxv8f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m4,ta,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x i32> @llvm.riscv.vfncvt.xu.f.w.nxv8i32.nxv8f64(
|
||||
<vscale x 8 x double> %0,
|
||||
i32 %1)
|
||||
|
||||
ret <vscale x 8 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i32> @llvm.riscv.vfncvt.xu.f.w.mask.nxv8i32.nxv8f64(
|
||||
<vscale x 8 x i32>,
|
||||
<vscale x 8 x double>,
|
||||
<vscale x 8 x i1>,
|
||||
i32);
|
||||
|
||||
define <vscale x 8 x i32> @intrinsic_vfncvt_mask_xu.f.w_nxv8i32_nxv8f64(<vscale x 8 x i32> %0, <vscale x 8 x double> %1, <vscale x 8 x i1> %2, i32 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_xu.f.w_nxv8i32_nxv8f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m4,tu,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x i32> @llvm.riscv.vfncvt.xu.f.w.mask.nxv8i32.nxv8f64(
|
||||
<vscale x 8 x i32> %0,
|
||||
<vscale x 8 x double> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i32 %3)
|
||||
|
||||
ret <vscale x 8 x i32> %a
|
||||
}
|
||||
|
|
@ -0,0 +1,541 @@
|
|||
; RUN: llc -mtriple=riscv64 -mattr=+experimental-v,+d,+experimental-zfh -verify-machineinstrs \
|
||||
; RUN: --riscv-no-aliases < %s | FileCheck %s
|
||||
declare <vscale x 1 x i8> @llvm.riscv.vfncvt.xu.f.w.nxv1i8.nxv1f16(
|
||||
<vscale x 1 x half>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x i8> @intrinsic_vfncvt_xu.f.w_nxv1i8_nxv1f16(<vscale x 1 x half> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_xu.f.w_nxv1i8_nxv1f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf8,ta,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x i8> @llvm.riscv.vfncvt.xu.f.w.nxv1i8.nxv1f16(
|
||||
<vscale x 1 x half> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 1 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i8> @llvm.riscv.vfncvt.xu.f.w.mask.nxv1i8.nxv1f16(
|
||||
<vscale x 1 x i8>,
|
||||
<vscale x 1 x half>,
|
||||
<vscale x 1 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x i8> @intrinsic_vfncvt_mask_xu.f.w_nxv1i8_nxv1f16(<vscale x 1 x i8> %0, <vscale x 1 x half> %1, <vscale x 1 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_xu.f.w_nxv1i8_nxv1f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf8,tu,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x i8> @llvm.riscv.vfncvt.xu.f.w.mask.nxv1i8.nxv1f16(
|
||||
<vscale x 1 x i8> %0,
|
||||
<vscale x 1 x half> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 1 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i8> @llvm.riscv.vfncvt.xu.f.w.nxv2i8.nxv2f16(
|
||||
<vscale x 2 x half>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x i8> @intrinsic_vfncvt_xu.f.w_nxv2i8_nxv2f16(<vscale x 2 x half> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_xu.f.w_nxv2i8_nxv2f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf4,ta,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x i8> @llvm.riscv.vfncvt.xu.f.w.nxv2i8.nxv2f16(
|
||||
<vscale x 2 x half> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 2 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i8> @llvm.riscv.vfncvt.xu.f.w.mask.nxv2i8.nxv2f16(
|
||||
<vscale x 2 x i8>,
|
||||
<vscale x 2 x half>,
|
||||
<vscale x 2 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x i8> @intrinsic_vfncvt_mask_xu.f.w_nxv2i8_nxv2f16(<vscale x 2 x i8> %0, <vscale x 2 x half> %1, <vscale x 2 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_xu.f.w_nxv2i8_nxv2f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf4,tu,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x i8> @llvm.riscv.vfncvt.xu.f.w.mask.nxv2i8.nxv2f16(
|
||||
<vscale x 2 x i8> %0,
|
||||
<vscale x 2 x half> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 2 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i8> @llvm.riscv.vfncvt.xu.f.w.nxv4i8.nxv4f16(
|
||||
<vscale x 4 x half>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x i8> @intrinsic_vfncvt_xu.f.w_nxv4i8_nxv4f16(<vscale x 4 x half> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_xu.f.w_nxv4i8_nxv4f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf2,ta,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x i8> @llvm.riscv.vfncvt.xu.f.w.nxv4i8.nxv4f16(
|
||||
<vscale x 4 x half> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 4 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i8> @llvm.riscv.vfncvt.xu.f.w.mask.nxv4i8.nxv4f16(
|
||||
<vscale x 4 x i8>,
|
||||
<vscale x 4 x half>,
|
||||
<vscale x 4 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x i8> @intrinsic_vfncvt_mask_xu.f.w_nxv4i8_nxv4f16(<vscale x 4 x i8> %0, <vscale x 4 x half> %1, <vscale x 4 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_xu.f.w_nxv4i8_nxv4f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,mf2,tu,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x i8> @llvm.riscv.vfncvt.xu.f.w.mask.nxv4i8.nxv4f16(
|
||||
<vscale x 4 x i8> %0,
|
||||
<vscale x 4 x half> %1,
|
||||
<vscale x 4 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 4 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i8> @llvm.riscv.vfncvt.xu.f.w.nxv8i8.nxv8f16(
|
||||
<vscale x 8 x half>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x i8> @intrinsic_vfncvt_xu.f.w_nxv8i8_nxv8f16(<vscale x 8 x half> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_xu.f.w_nxv8i8_nxv8f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m1,ta,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x i8> @llvm.riscv.vfncvt.xu.f.w.nxv8i8.nxv8f16(
|
||||
<vscale x 8 x half> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 8 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i8> @llvm.riscv.vfncvt.xu.f.w.mask.nxv8i8.nxv8f16(
|
||||
<vscale x 8 x i8>,
|
||||
<vscale x 8 x half>,
|
||||
<vscale x 8 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x i8> @intrinsic_vfncvt_mask_xu.f.w_nxv8i8_nxv8f16(<vscale x 8 x i8> %0, <vscale x 8 x half> %1, <vscale x 8 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_xu.f.w_nxv8i8_nxv8f16
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e8,m1,tu,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x i8> @llvm.riscv.vfncvt.xu.f.w.mask.nxv8i8.nxv8f16(
|
||||
<vscale x 8 x i8> %0,
|
||||
<vscale x 8 x half> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
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|
||||
}
|
||||
|
||||
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|
||||
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|
||||
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|
||||
|
||||
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|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_xu.f.w_nxv16i8_nxv16f16
|
||||
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|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
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|
||||
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|
||||
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|
||||
|
||||
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|
||||
}
|
||||
|
||||
declare <vscale x 16 x i8> @llvm.riscv.vfncvt.xu.f.w.mask.nxv16i8.nxv16f16(
|
||||
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|
||||
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|
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|
||||
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|
||||
|
||||
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|
||||
entry:
|
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|
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|
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|
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|
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|
||||
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|
||||
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|
||||
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|
||||
|
||||
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|
||||
}
|
||||
|
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|
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|
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|
||||
|
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|
||||
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|
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|
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|
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|
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|
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|
||||
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|
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|
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|
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|
||||
|
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|
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|
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|
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|
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|
||||
|
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|
||||
entry:
|
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|
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|
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|
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|
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|
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|
||||
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|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 32 x i8> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i16> @llvm.riscv.vfncvt.xu.f.w.nxv1i16.nxv1f32(
|
||||
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|
||||
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|
||||
|
||||
define <vscale x 1 x i16> @intrinsic_vfncvt_xu.f.w_nxv1i16_nxv1f32(<vscale x 1 x float> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
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|
||||
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|
||||
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|
||||
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|
||||
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|
||||
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|
||||
|
||||
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|
||||
}
|
||||
|
||||
declare <vscale x 1 x i16> @llvm.riscv.vfncvt.xu.f.w.mask.nxv1i16.nxv1f32(
|
||||
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|
||||
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|
||||
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|
||||
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|
||||
|
||||
define <vscale x 1 x i16> @intrinsic_vfncvt_mask_xu.f.w_nxv1i16_nxv1f32(<vscale x 1 x i16> %0, <vscale x 1 x float> %1, <vscale x 1 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_xu.f.w_nxv1i16_nxv1f32
|
||||
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|
||||
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|
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|
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|
||||
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|
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|
||||
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|
||||
|
||||
ret <vscale x 1 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i16> @llvm.riscv.vfncvt.xu.f.w.nxv2i16.nxv2f32(
|
||||
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|
||||
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|
||||
|
||||
define <vscale x 2 x i16> @intrinsic_vfncvt_xu.f.w_nxv2i16_nxv2f32(<vscale x 2 x float> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_xu.f.w_nxv2i16_nxv2f32
|
||||
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|
||||
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|
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|
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|
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|
||||
|
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|
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|
||||
|
||||
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|
||||
<vscale x 2 x i16>,
|
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|
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<vscale x 2 x i1>,
|
||||
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|
||||
|
||||
define <vscale x 2 x i16> @intrinsic_vfncvt_mask_xu.f.w_nxv2i16_nxv2f32(<vscale x 2 x i16> %0, <vscale x 2 x float> %1, <vscale x 2 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_xu.f.w_nxv2i16_nxv2f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,mf2,tu,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x i16> @llvm.riscv.vfncvt.xu.f.w.mask.nxv2i16.nxv2f32(
|
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|
||||
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|
||||
<vscale x 2 x i1> %2,
|
||||
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|
||||
|
||||
ret <vscale x 2 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i16> @llvm.riscv.vfncvt.xu.f.w.nxv4i16.nxv4f32(
|
||||
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|
||||
i64);
|
||||
|
||||
define <vscale x 4 x i16> @intrinsic_vfncvt_xu.f.w_nxv4i16_nxv4f32(<vscale x 4 x float> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_xu.f.w_nxv4i16_nxv4f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m1,ta,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 4 x i16> @llvm.riscv.vfncvt.xu.f.w.nxv4i16.nxv4f32(
|
||||
<vscale x 4 x float> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 4 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 4 x i16> @llvm.riscv.vfncvt.xu.f.w.mask.nxv4i16.nxv4f32(
|
||||
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|
||||
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|
||||
<vscale x 4 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 4 x i16> @intrinsic_vfncvt_mask_xu.f.w_nxv4i16_nxv4f32(<vscale x 4 x i16> %0, <vscale x 4 x float> %1, <vscale x 4 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_xu.f.w_nxv4i16_nxv4f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m1,tu,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 4 x i16> @llvm.riscv.vfncvt.xu.f.w.mask.nxv4i16.nxv4f32(
|
||||
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|
||||
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|
||||
<vscale x 4 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 4 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i16> @llvm.riscv.vfncvt.xu.f.w.nxv8i16.nxv8f32(
|
||||
<vscale x 8 x float>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x i16> @intrinsic_vfncvt_xu.f.w_nxv8i16_nxv8f32(<vscale x 8 x float> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_xu.f.w_nxv8i16_nxv8f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m2,ta,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x i16> @llvm.riscv.vfncvt.xu.f.w.nxv8i16.nxv8f32(
|
||||
<vscale x 8 x float> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 8 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i16> @llvm.riscv.vfncvt.xu.f.w.mask.nxv8i16.nxv8f32(
|
||||
<vscale x 8 x i16>,
|
||||
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|
||||
<vscale x 8 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x i16> @intrinsic_vfncvt_mask_xu.f.w_nxv8i16_nxv8f32(<vscale x 8 x i16> %0, <vscale x 8 x float> %1, <vscale x 8 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_xu.f.w_nxv8i16_nxv8f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m2,tu,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x i16> @llvm.riscv.vfncvt.xu.f.w.mask.nxv8i16.nxv8f32(
|
||||
<vscale x 8 x i16> %0,
|
||||
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|
||||
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|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 8 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x i16> @llvm.riscv.vfncvt.xu.f.w.nxv16i16.nxv16f32(
|
||||
<vscale x 16 x float>,
|
||||
i64);
|
||||
|
||||
define <vscale x 16 x i16> @intrinsic_vfncvt_xu.f.w_nxv16i16_nxv16f32(<vscale x 16 x float> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_xu.f.w_nxv16i16_nxv16f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m4,ta,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 16 x i16> @llvm.riscv.vfncvt.xu.f.w.nxv16i16.nxv16f32(
|
||||
<vscale x 16 x float> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 16 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 16 x i16> @llvm.riscv.vfncvt.xu.f.w.mask.nxv16i16.nxv16f32(
|
||||
<vscale x 16 x i16>,
|
||||
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|
||||
<vscale x 16 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 16 x i16> @intrinsic_vfncvt_mask_xu.f.w_nxv16i16_nxv16f32(<vscale x 16 x i16> %0, <vscale x 16 x float> %1, <vscale x 16 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_xu.f.w_nxv16i16_nxv16f32
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e16,m4,tu,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 16 x i16> @llvm.riscv.vfncvt.xu.f.w.mask.nxv16i16.nxv16f32(
|
||||
<vscale x 16 x i16> %0,
|
||||
<vscale x 16 x float> %1,
|
||||
<vscale x 16 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 16 x i16> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i32> @llvm.riscv.vfncvt.xu.f.w.nxv1i32.nxv1f64(
|
||||
<vscale x 1 x double>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x i32> @intrinsic_vfncvt_xu.f.w_nxv1i32_nxv1f64(<vscale x 1 x double> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_xu.f.w_nxv1i32_nxv1f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,mf2,ta,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 1 x i32> @llvm.riscv.vfncvt.xu.f.w.nxv1i32.nxv1f64(
|
||||
<vscale x 1 x double> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 1 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 1 x i32> @llvm.riscv.vfncvt.xu.f.w.mask.nxv1i32.nxv1f64(
|
||||
<vscale x 1 x i32>,
|
||||
<vscale x 1 x double>,
|
||||
<vscale x 1 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 1 x i32> @intrinsic_vfncvt_mask_xu.f.w_nxv1i32_nxv1f64(<vscale x 1 x i32> %0, <vscale x 1 x double> %1, <vscale x 1 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_xu.f.w_nxv1i32_nxv1f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,mf2,tu,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 1 x i32> @llvm.riscv.vfncvt.xu.f.w.mask.nxv1i32.nxv1f64(
|
||||
<vscale x 1 x i32> %0,
|
||||
<vscale x 1 x double> %1,
|
||||
<vscale x 1 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 1 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i32> @llvm.riscv.vfncvt.xu.f.w.nxv2i32.nxv2f64(
|
||||
<vscale x 2 x double>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x i32> @intrinsic_vfncvt_xu.f.w_nxv2i32_nxv2f64(<vscale x 2 x double> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_xu.f.w_nxv2i32_nxv2f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m1,ta,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 2 x i32> @llvm.riscv.vfncvt.xu.f.w.nxv2i32.nxv2f64(
|
||||
<vscale x 2 x double> %0,
|
||||
i64 %1)
|
||||
|
||||
ret <vscale x 2 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 2 x i32> @llvm.riscv.vfncvt.xu.f.w.mask.nxv2i32.nxv2f64(
|
||||
<vscale x 2 x i32>,
|
||||
<vscale x 2 x double>,
|
||||
<vscale x 2 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 2 x i32> @intrinsic_vfncvt_mask_xu.f.w_nxv2i32_nxv2f64(<vscale x 2 x i32> %0, <vscale x 2 x double> %1, <vscale x 2 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_xu.f.w_nxv2i32_nxv2f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m1,tu,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 2 x i32> @llvm.riscv.vfncvt.xu.f.w.mask.nxv2i32.nxv2f64(
|
||||
<vscale x 2 x i32> %0,
|
||||
<vscale x 2 x double> %1,
|
||||
<vscale x 2 x i1> %2,
|
||||
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|
||||
|
||||
ret <vscale x 2 x i32> %a
|
||||
}
|
||||
|
||||
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|
||||
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|
||||
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|
||||
|
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|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_xu.f.w_nxv4i32_nxv4f64
|
||||
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|
||||
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|
||||
%a = call <vscale x 4 x i32> @llvm.riscv.vfncvt.xu.f.w.nxv4i32.nxv4f64(
|
||||
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|
||||
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|
||||
|
||||
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|
||||
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|
||||
|
||||
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|
||||
<vscale x 4 x i32>,
|
||||
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|
||||
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|
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|
||||
|
||||
define <vscale x 4 x i32> @intrinsic_vfncvt_mask_xu.f.w_nxv4i32_nxv4f64(<vscale x 4 x i32> %0, <vscale x 4 x double> %1, <vscale x 4 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_xu.f.w_nxv4i32_nxv4f64
|
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; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m2,tu,mu
|
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; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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define <vscale x 8 x i32> @intrinsic_vfncvt_xu.f.w_nxv8i32_nxv8f64(<vscale x 8 x double> %0, i64 %1) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_xu.f.w_nxv8i32_nxv8f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m4,ta,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}
|
||||
%a = call <vscale x 8 x i32> @llvm.riscv.vfncvt.xu.f.w.nxv8i32.nxv8f64(
|
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<vscale x 8 x double> %0,
|
||||
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|
||||
|
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ret <vscale x 8 x i32> %a
|
||||
}
|
||||
|
||||
declare <vscale x 8 x i32> @llvm.riscv.vfncvt.xu.f.w.mask.nxv8i32.nxv8f64(
|
||||
<vscale x 8 x i32>,
|
||||
<vscale x 8 x double>,
|
||||
<vscale x 8 x i1>,
|
||||
i64);
|
||||
|
||||
define <vscale x 8 x i32> @intrinsic_vfncvt_mask_xu.f.w_nxv8i32_nxv8f64(<vscale x 8 x i32> %0, <vscale x 8 x double> %1, <vscale x 8 x i1> %2, i64 %3) nounwind {
|
||||
entry:
|
||||
; CHECK-LABEL: intrinsic_vfncvt_mask_xu.f.w_nxv8i32_nxv8f64
|
||||
; CHECK: vsetvli {{.*}}, {{a[0-9]+}}, e32,m4,tu,mu
|
||||
; CHECK: vfncvt.xu.f.w {{v[0-9]+}}, {{v[0-9]+}}, v0.t
|
||||
%a = call <vscale x 8 x i32> @llvm.riscv.vfncvt.xu.f.w.mask.nxv8i32.nxv8f64(
|
||||
<vscale x 8 x i32> %0,
|
||||
<vscale x 8 x double> %1,
|
||||
<vscale x 8 x i1> %2,
|
||||
i64 %3)
|
||||
|
||||
ret <vscale x 8 x i32> %a
|
||||
}
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