serial: sh-sci: Add BRG register definitions
Add register definitions for the Baud Rate Generator for External Clock (BRG), as found in some SCIF and in HSCIF, including a new regtype for the "SH-4(A)"-derived SCIF variant with BRG. Signed-off-by: Geert Uytterhoeven <geert+renesas@glider.be> Acked-by: Greg Kroah-Hartman <gregkh@linuxfoundation.org>
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b8bbd6b292
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@ -161,6 +161,8 @@ static const struct plat_sci_reg sci_regmap[SCIx_NR_REGTYPES][SCIx_NR_REGS] = {
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[HSSRR] = sci_reg_invalid,
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[SCPCR] = sci_reg_invalid,
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[SCPDR] = sci_reg_invalid,
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[SCDL] = sci_reg_invalid,
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[SCCKS] = sci_reg_invalid,
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},
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/*
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@ -183,6 +185,8 @@ static const struct plat_sci_reg sci_regmap[SCIx_NR_REGTYPES][SCIx_NR_REGS] = {
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[HSSRR] = sci_reg_invalid,
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[SCPCR] = sci_reg_invalid,
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||||
[SCPDR] = sci_reg_invalid,
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[SCDL] = sci_reg_invalid,
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[SCCKS] = sci_reg_invalid,
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},
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/*
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@ -204,6 +208,8 @@ static const struct plat_sci_reg sci_regmap[SCIx_NR_REGTYPES][SCIx_NR_REGS] = {
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[HSSRR] = sci_reg_invalid,
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[SCPCR] = { 0x30, 16 },
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[SCPDR] = { 0x34, 16 },
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[SCDL] = sci_reg_invalid,
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[SCCKS] = sci_reg_invalid,
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},
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/*
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@ -225,6 +231,8 @@ static const struct plat_sci_reg sci_regmap[SCIx_NR_REGTYPES][SCIx_NR_REGS] = {
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|||
[HSSRR] = sci_reg_invalid,
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||||
[SCPCR] = { 0x30, 16 },
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||||
[SCPDR] = { 0x34, 16 },
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||||
[SCDL] = sci_reg_invalid,
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[SCCKS] = sci_reg_invalid,
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||||
},
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/*
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@ -247,6 +255,8 @@ static const struct plat_sci_reg sci_regmap[SCIx_NR_REGTYPES][SCIx_NR_REGS] = {
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[HSSRR] = sci_reg_invalid,
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[SCPCR] = sci_reg_invalid,
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||||
[SCPDR] = sci_reg_invalid,
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[SCDL] = sci_reg_invalid,
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[SCCKS] = sci_reg_invalid,
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},
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/*
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@ -268,6 +278,8 @@ static const struct plat_sci_reg sci_regmap[SCIx_NR_REGTYPES][SCIx_NR_REGS] = {
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[HSSRR] = sci_reg_invalid,
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||||
[SCPCR] = sci_reg_invalid,
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||||
[SCPDR] = sci_reg_invalid,
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[SCDL] = sci_reg_invalid,
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[SCCKS] = sci_reg_invalid,
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||||
},
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/*
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@ -289,6 +301,32 @@ static const struct plat_sci_reg sci_regmap[SCIx_NR_REGTYPES][SCIx_NR_REGS] = {
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[HSSRR] = sci_reg_invalid,
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||||
[SCPCR] = sci_reg_invalid,
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[SCPDR] = sci_reg_invalid,
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[SCDL] = sci_reg_invalid,
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||||
[SCCKS] = sci_reg_invalid,
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||||
},
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||||
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/*
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||||
* Common SCIF definitions for ports with a Baud Rate Generator for
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||||
* External Clock (BRG).
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*/
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||||
[SCIx_SH4_SCIF_BRG_REGTYPE] = {
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||||
[SCSMR] = { 0x00, 16 },
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||||
[SCBRR] = { 0x04, 8 },
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||||
[SCSCR] = { 0x08, 16 },
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||||
[SCxTDR] = { 0x0c, 8 },
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||||
[SCxSR] = { 0x10, 16 },
|
||||
[SCxRDR] = { 0x14, 8 },
|
||||
[SCFCR] = { 0x18, 16 },
|
||||
[SCFDR] = { 0x1c, 16 },
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||||
[SCTFDR] = sci_reg_invalid,
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||||
[SCRFDR] = sci_reg_invalid,
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||||
[SCSPTR] = { 0x20, 16 },
|
||||
[SCLSR] = { 0x24, 16 },
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||||
[HSSRR] = sci_reg_invalid,
|
||||
[SCPCR] = sci_reg_invalid,
|
||||
[SCPDR] = sci_reg_invalid,
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||||
[SCDL] = { 0x30, 16 },
|
||||
[SCCKS] = { 0x34, 16 },
|
||||
},
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||||
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||||
/*
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@ -310,6 +348,8 @@ static const struct plat_sci_reg sci_regmap[SCIx_NR_REGTYPES][SCIx_NR_REGS] = {
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|||
[HSSRR] = { 0x40, 16 },
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||||
[SCPCR] = sci_reg_invalid,
|
||||
[SCPDR] = sci_reg_invalid,
|
||||
[SCDL] = { 0x30, 16 },
|
||||
[SCCKS] = { 0x34, 16 },
|
||||
},
|
||||
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||||
/*
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||||
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@ -332,6 +372,8 @@ static const struct plat_sci_reg sci_regmap[SCIx_NR_REGTYPES][SCIx_NR_REGS] = {
|
|||
[HSSRR] = sci_reg_invalid,
|
||||
[SCPCR] = sci_reg_invalid,
|
||||
[SCPDR] = sci_reg_invalid,
|
||||
[SCDL] = sci_reg_invalid,
|
||||
[SCCKS] = sci_reg_invalid,
|
||||
},
|
||||
|
||||
/*
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||||
|
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@ -354,6 +396,8 @@ static const struct plat_sci_reg sci_regmap[SCIx_NR_REGTYPES][SCIx_NR_REGS] = {
|
|||
[HSSRR] = sci_reg_invalid,
|
||||
[SCPCR] = sci_reg_invalid,
|
||||
[SCPDR] = sci_reg_invalid,
|
||||
[SCDL] = sci_reg_invalid,
|
||||
[SCCKS] = sci_reg_invalid,
|
||||
},
|
||||
|
||||
/*
|
||||
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@ -376,6 +420,8 @@ static const struct plat_sci_reg sci_regmap[SCIx_NR_REGTYPES][SCIx_NR_REGS] = {
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|||
[HSSRR] = sci_reg_invalid,
|
||||
[SCPCR] = sci_reg_invalid,
|
||||
[SCPDR] = sci_reg_invalid,
|
||||
[SCDL] = sci_reg_invalid,
|
||||
[SCCKS] = sci_reg_invalid,
|
||||
},
|
||||
};
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||||
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@ -27,6 +27,8 @@ enum {
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HSSRR, /* Sampling Rate Register */
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||||
SCPCR, /* Serial Port Control Register */
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||||
SCPDR, /* Serial Port Data Register */
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||||
SCDL, /* BRG Frequency Division Register */
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||||
SCCKS, /* BRG Clock Select Register */
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||||
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||||
SCIx_NR_REGS,
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||||
};
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@ -109,6 +111,14 @@ enum {
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#define SCPDR_RTSD BIT(4) /* Serial Port RTS Output Pin Data */
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#define SCPDR_CTSD BIT(3) /* Serial Port CTS Input Pin Data */
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/*
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||||
* BRG Clock Select Register (Some SCIF and HSCIF)
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||||
* The Baud Rate Generator for external clock can provide a clock source for
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* the sampling clock. It outputs either its frequency divided clock, or the
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||||
* (undivided) (H)SCK external clock.
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*/
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#define SCCKS_CKS BIT(15) /* Select (H)SCK (1) or divided SC_CLK (0) */
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#define SCCKS_XIN BIT(14) /* SC_CLK uses bus clock (1) or SCIF_CLK (0) */
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||||
#define SCxSR_TEND(port) (((port)->type == PORT_SCI) ? SCI_TEND : SCIF_TEND)
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#define SCxSR_RDxF(port) (((port)->type == PORT_SCI) ? SCI_RDRF : SCIF_RDF)
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@ -32,6 +32,7 @@ enum {
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SCIx_SH2_SCIF_FIFODATA_REGTYPE,
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||||
SCIx_SH3_SCIF_REGTYPE,
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||||
SCIx_SH4_SCIF_REGTYPE,
|
||||
SCIx_SH4_SCIF_BRG_REGTYPE,
|
||||
SCIx_SH4_SCIF_NO_SCSPTR_REGTYPE,
|
||||
SCIx_SH4_SCIF_FIFODATA_REGTYPE,
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||||
SCIx_SH7705_SCIF_REGTYPE,
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